JPH0797417B2 - 冗長メモリを有する電子郵便料金計 - Google Patents

Description

【発明の詳細な説明】 本発明は電子会計システムに関し、特に不揮発性ランダ
ムアクセスメモリを備えたマイクロプロセツサ制御電子
会計装置を有する電子郵便料金計に関する。

マイクロプロセツサを備えた会計装置及び会計データを
記憶するための不揮発性メモリを有する電子郵便料金計
については、例えば米国特許出願第089,413号に開示さ
れている。このシステムではマイクロコンピュータシス
テムの共通のアドレス線及びデータ線を通して会計デー
タをランダムアクセスメモリに記憶させたり又ランダム
アクセスメモリから検索する。大抵の場合はメモリに記
憶されている会計データが正当であると保証することが
できるが、データ中に検知できないエラーを起こし得る
特定の条件が発生し得ることも事実である。

斯かる問題を解決する方法として、冗長メモリを用いる
方法が提案されている。従つて、郵便料金計のマイクロ
プロセツサプログラムは冗長メモリに記憶されているデ
ータを比較するためのサブルーチンを含んでおり、これ
により２つのメモリの記憶データが異なる場合にエラー
指示を行なう。上記の技術によつて記憶データの信頼性
が向上するが、この型式の冗長システムでもエラーの決
定ができない特定の条件があることも事実である。例え
ば、この種の２つのメモリには共通のアドレス線を使用
しているため、該アドレス線が短絡するとその故障が容
易には確認できずに、２つのメモリの記憶データともに
不正確なデータが蓄積されるという問題があった。勿
論、郵便料金計では高度な信頼性を有する会計データを
得ることが重要であることを強調しなければならない。

従って、本発明の目的は不揮発性会計メモリ中に冗長メ
モリを有し、検知できないエラー条件を可能性が最小限
になる電子郵便料金計を提供することである。

本発明は、第１のランダムアクセスメモリおよび第２の
ランダムアクセスメモリがそれぞれアドレス線の別々の
組にかつデータ線のそれぞれ別々の組に接続される。こ
れによりデータが相互に独立して第１のランダムアクセ
スメモリおよび第２のランダムアクセスメモリに且つこ
れらからマイクロプロセッサに伝送される。

このため、例えば、２つのアドレス線が短絡するなどの
種々のエラー条件が発生しても両方のメモリの誤ったア
ドレス指定は起きない。従って、上述の構成では２つの
アドレス線が短絡しても両方のメモリの指定された領域
に同一データが記憶されることはほとんどなくなるた
め、両メモリの対応する記憶データを比較するとエラー
を検知できる可能性が大きい。

さらに、この発明は対応するデータが、異なる時間にお
いて、冗長メモリに冗長的に適用される。この機能はデ
ータを２つのメモリの直列に且つ別々に適用することに
よって実行される。また、２つのメモリに関してどの時
点において転送されるデータも異なる情報と対応するな
らば、データを２つのメモリに同時に適用したり又は２
つのメモリから検索することができる。この結果、伝送
線の瞬間的に遷移が起きても２つのメモリに記憶されて
いる対応データが同じように影響を受けることはあり得
ない。従って、このシステムによると、遷移から起きる
検知不可能及び／又は修正不可能エラーの可能性が最小
限になる。

以下に図面を参照して本発明について説明する。

先ず第１図について述べる。第１図には、電子郵便料金
計に用いられ得る電子会計システムを示す。本システム
はマイクロプロセツサ等の中央処理装置10及び本装置を
作動するためのプログラムを記憶する読み出し専用メモ
リ（ROM）11から構成される。中央処理装置10は米国特
許出願第089,413号に開示されたような電子郵便料金計
の印刷装置12及び制御装置13等の１つ以上の周辺装置に
結合されている。第１図のシステムでは、固定ハウジン
グ14が中央処理装置10及び印刷装置12等の種々のシステ
ム成分を包囲している。この結果、中央処理装置10と外
部制御装置13と二方向通信を可能にするために、これら
の装置間にポートを配設する必要がある。これらのポー
トは固定ハウジングに配設されたオプトカプラ15及び16
を有する１対の一方向伝送径路の形にあることが好まし
い。これは、電位が会計装置に適用された時にこの会計
装置を破損しようとする可能性を示す痕跡を残さずに適
用されることがないようにするという理由による。この
オプトカプラは、ハウジング中に必要なポートの数を最
小限にするために、１ビツトづつ処理される装置間二方
向直列相互通信の役割を果すことが好ましい。

さらに、米国特許出願第089,413号に論じられているよ
うに、上記のオプトカプラと類似のオプト結合装置17及
び18の対を経由して印刷装置と中央処理装置10との間に
相互通信を行わせしめることが望ましい。なお、これら
のオプトカプラは１ビツトづつの直列二方向伝送を行わ
せしめるものであることが好ましい。

制御装置についても同じことが言えるが、必要に応じ
て、印刷装置に独立のマイクロプロセツサを内蔵させて
も良い。こうすると、複数の専用マイクロプロセツサシ
ステムが使用できるからである。また、こうすると、シ
ステムの安全が向上するばかりでなく、各マイクロプロ
セツサの要求タスクを本システムの全体の作動の特定部
分に限定することによりその信頼性も高くなるのであ
る。例えば、対立するプログラムが必要になる可能性は
大幅に減少するのである。

第１図に示すように、固定ハウジンク内にはまた１対の
ランダムアクセスメモリ（RAM）も配設されている、た
とえシステムの外部電力が無くなつても会計データが失
われることなしに記憶されるように、ランダムアクセス
メモリ20及び21は従来の特性を有する不揮発性メモリで
あることが好ましい。例として挙げるならば、バツテリ
バツクアツプ、EAROM又はEEPROMを用いる型式のランダ
ムアクセスメモリとすることができる。

本発明によると、ランダムアクセスメモリ20は複数のア
ドレス線22及び複数のデータ線23を経由して中央処理装
置10に接続されている。ランダムアクセスメモリは別の
複数のアドレス線24及び別の複数のデータ線25を経由し
て中央処理装置10に結合されている。本発明によると、
ランダムアクセスメモリに結合されているアドレス線及
びデータ線の両方共、異なることが必要である。例え
ば、アドレス線A0〜A7は従来のマイクロプロセツサシス
テムの特徴を持ち且つランダムアクセスメモリ20に結合
するのに対し、アドレス線C0〜C7はランダムアクセスメ
モリ20に結合している。同様にして、従来のデータ線B0
〜B3をランダムアクセスメモリ20に結合する。なお、デ
ータ線D4〜D7はランダムアクセスメモリ21に結合されて
いる。

安全性と信頼性の両方を要求する会計システムでは、冗
長度を持たせることが望ましい。同じアドレス線を用い
ていても、ランダムアクセスメモリが別々のデータ線を
経由して中央処理装置に接続されている場合は、特定の
冗長度が得られる。斯かるシステムでは、これらの２つ
のランダムアクセスメモリにそれぞれの独立したデータ
線を経由して、且つそれぞれのチップ使用可能信号の制
御下にあつて同時に又は別々の時間において同じデータ
を記憶させたり又はこれらのランダムアクセスメモリか
ら検索することができる。多くの例において、斯かる装
置では２つのメモリ中のデータの比較の際にエラーを検
知することが可能であるが、実際には、検知できないエ
ラーが存在する可能性も残る。例えば、上記アドレス線
のうちの２本が不注意によりマイクロプロセツサ自体の
内部で又は外部において短絡した場合、２つのランダム
アクセスメモリには同じエラーデータが記憶されるた
め、これら２つのメモリに記憶されているデータを比較
してもエラー状態が発見されない。

本発明は、２つのランダムアクセスメモリをアドレス指
定するためのアドレス母線のアドレス線として全く異な
つたアドレス線のセツトを用いることにより上記の問題
を解決するものである。勿論、各ランダムアクセスメモ
リに接続されているアドレス線の数とデータ線の数が同
じであることが好ましい。かくして、例えば、システム
の２本のアドレス線が短絡しても、２つのメモリに記憶
されたデータが同じになることは殆んどないため、シス
テムのエラー検知における信頼性は大幅に向上する。

それぞれ別のアドレス線を用いて、２つのランダムアク
セスメモリを同時にアドレス指定して同じ情報を記憶し
たり回収することができるが、検知できない又は修正で
きないエラーを発生することも事実である。例えば、母
線における過渡状態によつて同時に伝送されるデータが
同様に干渉されることがあり得る。従つて、第２図に示
すように、本発明の別の特徴によると、２つのメモリが
同一データに関して順のアドレス指定される。例えば、
あるメツセージの直列バイトの全てを先ず第１メモリ、
すなわちメモリ１に適用又はこのメモリから受けること
ができる。このメツセージを第１メモリに又は第１メモ
リから転送した後、同じメツセージを第２メモリに転送
又は第２メモリから転送する。勿論、本明細の「バイ
ト」という用語は各メモリに接続されているデータ線の
数に等しい長さのデータのことを指すことは明白であ
る。

第３図に示すように、メモリを更新又は読み出すための
必要な時間を短縮するために、各メモリに又は各メモリ
から異なるデータを転送する状態で、各メモリを同時に
更新したり読み出したりすることができる。

第２図及び第３図は、例えば過渡パルスの発生の結果生
じる検知不可能エラーの発生を最小にするための２つの
方法を説明している。順次に伝送されるデータに対して
同一の干渉が与えられることがあり得ないことは明白で
ある。

本発明のさらに別の実施例によると、２つのメモリにデ
ータを異なつた形でもつて記憶することができる。例え
ば、２つのメモリに記憶されているデータを比較しても
検知できないエラーの発生をさらに最少にするために、
これらのメモリの一方又は両方に記憶されているデータ
を符号化できる。例えば第４図に示すように、コーダ／
デコーダ30を用いてランダムアクセスメモリ20に記憶さ
れたデータを符号化したり符号化することができ、デー
タ母線23にデータを印加したり、データ母線23からデー
タを受ける。コーダ／デコーダ31を任意に配設してラン
ダムアクセスメモリのデータを符号化及び復号化しても
良い。斯かる付加的なコーダ／デコーダを用いる場合
は、コーダ／デコーダ30のコーデイングと異なるコーデ
イングを用いることが好ましい。

もちろん、マイクロプロセツサのプログラムは、データ
の比較が不一致を示す時、正当性の可能性が大きいメモ
リを決定する適当なサブルーチンを有することは明白で
ある。さらに、システムがどのデータ入口にエラーが無
いかを決定する能力がない時に対処するルーチンを配設
して、システムをそれ以上作動させないようにするエラ
ー表示が行われる。

第２図及び第３図に示す本発明に係る実施例では、２つ
のメモリが、例えば、システムの固定された条件に応答
する固定プログラムの制御下でアドレス指定される。そ
の結果、２つのメモリのアドレス指定時間の間には固定
された関係が必らず存在する。別の修正例としては、別
々メモリユニツトが配設されている場合、各メモリを固
定条件に別々に応答させることが考えられる。例えば第
１図に示すように会計システムが相互連結されて郵便料
金計を形成している場合、２つのメモリをプリンタセツ
テイングの各フイードバツクに別々に応答させて、これ
らのメモリを別々に更新しても良い。なお、この際、優
先するサブルーチンをクロスチエツク、すなわち２つの
メモリに記憶されたデータの比較のために備える。独立
した制御装置は、例えばメモリ制御装置を形をとること
ができる。このように２つのメモリユニットを互いにさ
りに独立した状態で作動可能にすることにより、さらに
エラーの無い動作の機会が大幅に増大する。

適正な作動を確立し、従つて記録されている会計情報の
保全性を維持するために、電子郵便料金計には、第１図
に中央処理装置に結合された状態で示されているセンサ
50,51及び52等の複数のセンサが配設されている。これ
らのセンサを用いて、料金計内の多数の条件をチエツク
する。チエツクする条件とはすなわち、料金計のシヤツ
ターバーブロツク化の位置、料金計の作動を制御する種
々のインタポーザの位置、及び温度や湿度等の条件であ
る。米国特許第3,978,457号（case B−200）に開示され
ているような制御装置にマイクロプロセツサを用いる型
式の非電子郵便料金計では、料金計に対する電力の初期
の適用の際にこれらのセンサの特定のセンサがソフトウ
エアルーチンによつて問い合わせられる。例として挙げ
るならば、種々のシヤツターバー及びインターポーザの
位置は又は、例えば郵便料金の印刷を開始するための手
動制御動作等の種々の外部発生条件によつて開始される
ソフトウエアルーチンによつて決定される。メモリに記
憶されているデータの正当性等の付加的な条件をチエツ
クするためのエラーチエツキングルーチンについても同
じことが言えるが、斯かるセンサをチエツクするための
エラーチエツキングルーチンは、外部刺激に応答して特
別に要請があつた場合にのみ呼び出される。かくして、
最終的の作動の停止の原因となる、即ち郵便料金の印刷
の次にの要請の際に動作停止を引起こすような条件が郵
便料金計の動作間に発生しても、料金計は外見的には依
然として動作可能に見えるため発見されないことにな
る。

本発明のさらに別の特徴によると、マイクロプロセツサ
のプログラムによつて、光学スイツチであり得る種々の
センサのチエツクと共にランダムアクセスメモリノレジ
スタのチエツク、さらに他の全ての臨界データ指示器の
チエツクを郵便料金計の動作中における定期時において
行うものであり、これらのパラメータを外部刺激を用い
ずに料金計の開始時に簡単にチエツクすることは行なわ
ない。このように定期的なチエツクを行なうことにより
エラーの無い作動が行なわれる可能性がさらに向上す
る。言い換えると、例えば郵便料金印刷作動の完了後、
常に帰還する場所となる郵便料金計の主ルーチンは重要
パラメータを定期的にチエツクするソフトウエア−サブ
ルーチンを含むのである。この重要パラメータとは即
ち、料金計における機械エレメントの適正配置及びメモ
リ中のデータの適正な比較、さらに制御和データによる
データの正当性である。このように、さらに取付けられ
たセンサを付加的に且つ適宜的に定期チエツクすること
によりハウジングの固定性の物理的妨害が検知される。

第５図に示すように、上記の目的を果すために、センサ
50,51及び52はシフトレジスタ55の複数の段をセツトす
るように接続されている。もちろん、斯かるセンサの数
は本実施例の３個より多くしても良いことが分る。シフ
トレジスタ55はアドレスに結合されており、主プログラ
ム中の所定の時間において中央処理装置10によつて読み
出される。センサの正当なエラーの無い条件に対応し
て、符号化ビツトパターンが読み出し専用メモリ11に与
えられている。センサが試験されるプログラム中の時間
において、シフトレジスタは中央処理装置の制御下で、
読み出し専用メモリ11に記憶されたビツトパターンと比
較するため現存のビツトパターンをシフトアウトする。
かくして、料金計の種々のセンサの状態が連続的に決定
できるため、料金計の保全性がそこなわれる条件が存在
するとすぐに料金計は消勢され得る。

もちろん、シフトレジスタはシステム中の従来のクロツ
クソースによってマイクロプロセツサの制御下にシフト
することができる。また、シフトレジスタは所定の固有
のパターンに従つて予めプログラムできるため、シフト
レジスタの出力は所定の「良い」条件と比較され得る。
この本発明の実施例によると、８ビツトパターンコード
又は16ビツトパターンコードから得られる情報はサイン
分析技術を用いる診断用の適当なエラーチエツクの決定
に対して非常に高度な洗練性を与えている。この形式の
エラーチエツクは自動的な診断的可能エラーに修正に対
する種々のシステム制限に果すことができる。

上述の如く、第１図のシステムでは、印刷装置12及び制
御装置13がこれらの装置の特定の機能を制御するための
専用マイクロプロセツサを含んでいるため、中央処理装
置10、読み出し専用メモリ11及びランダムアスセスメモ
リ20及び21を含む会計装置の専用システムを使用するこ
とができる。本発明の別の実施例によると、印刷装置12
はランダムアクセスメモリ60をさらに組み込んでおり、
及び／又は制御装置13は不揮発性ランダムアクセスメモ
リ61を含んでいる。

第６図に示すように、本発明の別の実施例によると会計
システムの不揮発性ランダムアクセスメモリ20,21は互
いに独立したマイクロプロセツサ60及び61に相互結合さ
れている。各マイクロプロセツサはそれぞれのマイクロ
プロセツサに対する動作プログラムを記憶するための独
立した読み出し専用メモリ62,63をそれぞれ有する。第
１図の装置についても同じことが言えるが、第６図の装
置では、読み出し専用メモリがシステムの他の成分と同
じようにマイクロプロセツサと同じ集積回路に組み込ま
れ得ることが明白である。この２つのマイクロプロセツ
サは別々に制御され、且つ互いに独立したアドレス線64
とデータ線65をそれぞれ有するため、２つのランダムア
スセスメモリは完全に独立して制御される。２つのマイ
クロプロセツサはそれぞれのマイクロプロセツサ60及び
61によつてアドレス指定される別々の選択スイッチ70及
び71を経由して制御装置13及びプリンタ12に別々に連結
している。その結果、各マイクロプロセツサはプリンタ
及び制御装置から信号を受け、且つ各マイクロプロセツ
サはメッセージを伝送することもできる。加うるに、２
つのマイクロプロセツサで処理されるデータはどのマイ
クロプロセツサによつても制御可能なデータラツチ72に
よつて比較される。

第６図の装置では、例えば、制御装置13に結合されたキ
ーボード73又は他の周辺装置から受けた入力データがオ
プトカツプラ15及び16及び選択スイツチ70及び71を経由
して２つのマイクロプロセツサシステムに印加される。
また、割込み信号に応答してデータが２つのマイクロプ
ロセツサに入力される。２つのマイクロプロセツサは、
入力情報に応答して、必要な会計手続を行なう。この手
続はそれぞれのランダムアクセスメモリに記憶されたデ
ータに関して互いに独立して行なわれる。２つのマイク
ロプロセツサのプログラムによつて会計データが、例え
ば、データラツチ72を経由するコンテンシヨン形式によ
つて交換され比較される。２つのマイクロプロセツサの
プログラムによつて、例えば、２つのマイクロプロセツ
サの１つのみが制御装置13に結合された表示装置75を制
御し及び／又はプリンタ12を制御する。もちろん、ま
た、冗長制御を用いることができるため、プリンタ機能
の制御又は表示装置の制御のために２つのマイクロプレ
セツサの出力機能が共通して行なわれる必要がある。こ
の機能は例えば米国特許出願第089,413号に記載されて
いる方法によつて行なうことができる。すなわち、１対
の直列トランジスタを２つのマイクロプロセツサによつ
て別々に制御し、これにより直列トランジスタの共通出
力に所望の制御を行なわせる方法である。もちろん、こ
の目的を達成するために他の方法も用いられることも明
白である。

第６図の装置によつてシステムの冗長度が上るため、マ
イクロプロセツサに故障が起きても、料金計の使用禁止
を必要とするエラー条件の発生を高度の信頼性をもつて
決定できる。

第６図のシステムでは、プリンタ12がオプトカツプラ17
及び18に結合されたマイクロプロセツサ80から成りプリ
ントセツト81を制御している状態でさらに完全に説明さ
れている。プリントセシタ81はプリンタ82中のプリント
ホイールをセツトし、このプリントホイールのセツトは
フイードバツク径路83を経由してマイクロプロセツサ80
にフイードバツクされる。このフイードバツクによつ
て、プリンタ装置はプリントホイールのセツトにエラー
が起きているか否かを決定し、該セツテイングの場合は
料金計を使用禁止するのである。このフイードバツクセ
ツテイングはマイクロプロセツサ80からオプトカツプラ
17及び18に印加され、これにより会計システムの２つの
マイクロプロセツサをフイードバツク信号に別々に応答
させ、印刷する料金を会計する。

もちろん、本発明の開示システムにおいて、従来の方法
で適当な制御線がマイクロプロセツサ及びランダムアク
セスメモリに接続配設されており、これらのシステムを
制御していることは明白である。

本発明の説明された実施例における料金計を使用禁止す
る機能はプログラム制御下で料金計の機械エレメントの
動作を禁止することによつて実施できる。また、料金計
の使用禁止を要求するエラーが存在すると、マイクロプ
ロセツサのルーチンがエンドレスループを実行する。料
金計の使用禁止を必要としないエラーは外部制御装置に
結合された表示装置73によつて且つマイクロプロセツサ
の制御下で表示される。

直列メモリ等のRAMの代りに他の型式のメモリも用いら
れ得ることは言うまでもない。

【図面の簡単な説明】

第１図は本発明に係る電子郵便料金計の１実施例のブロ
ツク図、第２図は本発明の別の実施例によつて冗長メモ
リをアドレス指定する順序を説明する時間図、第３図は
本発明によつて冗長メモリをアドレス指定するための別
の順序を説明する時間図、第４図は第１図のシステムの
変形例の一部のブロツク図、第５図は第１図のシステム
の一部の別の変形例のブロツク図、第６図は本発明に係
る別の変形例のブロツク図である。 12,82……印刷装置,20,21……ランダムアクセスメモリ,
22……アドレス線,23,25……データ線,50,51,52……セ
ンサ,55……レジスタ,83……フイードバツク手段。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−84542（ＪＰ，Ａ) 特開 昭54−78036（ＪＰ，Ａ) 特開 昭55−119761（ＪＰ，Ａ) 特開 昭53−93709（ＪＰ，Ａ) 特開 昭51−55298（ＪＰ，Ａ) 特開 昭55−143630（ＪＰ，Ａ) 特開 昭56−130613（ＪＰ，Ａ) 特開 昭54−124941（ＪＰ，Ａ) 実開 昭56−172101（ＪＰ，Ｕ) 実開 昭56−168802（ＪＰ，Ｕ) 特公 昭52−27979（ＪＰ，Ｂ２)

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のアドレス線、複数のデータ線及び制
   御線手段に接続されたマイクロプロセッサ並びに上記ア
   ドレス線及びデータ線並びに上記制御線手段に接続され
   たランダムアクセスメモリ手段を有し上記マイクロプロ
   セッサの制御下で上記メモリ手段にデータを記憶し且つ
   上記メモリ手段からデータを読み出す電子郵便料金計装
   置において、 上記ランダムアクセスメモリ手段が、それぞれが上記ア
   ドレス線の別々の組に且つ上記データ線の別々の組に接
   続されている第１のランダムアクセスメモリ及び第２の
   ランダムアクセスメモリを含み、これよりデータが相互
   に独立して上記第１のランダムアクセスメモリおよび第
   ２のランダムアクセルメモリへ且つこれらのランダムア
   クセスメモリから伝送され、 前記マイクロプロセッサを制御するため郵便料金計プロ
   グラムを有する固定記録手段をさらに含み、上記プログ
   ラムに従って、前記マイクロプロセッサは上記第１のラ
   ンダムアクセスメモリ及び第２のランダムアクセスメモ
   リをオーバラップする時間でアドレス指定して同一デー
   タを上記第１のランダムアクセスメモリ及び第２のラン
   ダムアクセスメモリに且つこれらのランダムアクセスメ
   モリからそれぞれ転送し、これにより上記ランダムアク
   セスメモリの両方が上記マイクロプロセッサの複数の連
   続アドレス指定サイクルでアドレス指定される間に同一
   データが異なった時間において上記第１のランダムアク
   セスメモリ及び第２のランダムアクセスメモリへ且つこ
   れらのランダムアクセスメモリから転送されることを特
   徴とするの電子郵便料金装置。
2. 【請求項２】上記マイクロプロセッサは電子郵便料金計
   の動作中に複数のセンサを周期的にチェックしてそして
   エラー条件に一致に応答することを特徴とする特許請求
   の範囲第１項に記載の電子郵便料金計装置。
3. 【請求項３】上記第１と第２のランダムアクセスメモリ
   はそれぞれ単一のアドレスバス及びデータバスに接続さ
   れ、そしてそれぞれ異なる書き込み型式であることを特
   徴とする特許請求の範囲１項に記載の電気郵便料金計。