DE69207038T2

DE69207038T2 - Programmierbarer Festwertspeicher mit Prüfgerät für den Fehlerprüfungs- und korrekturschaltkreis

Info

Publication number: DE69207038T2
Application number: DE69207038T
Authority: DE
Inventors: Kiyoshi Fukushima
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1991-03-27
Filing date: 1992-03-18
Publication date: 1996-07-25
Anticipated expiration: 2012-03-19
Also published as: DE69207038D1; JPH06325595A; US5392301A; EP0505914A2; EP0505914B1; EP0505914A3

Description

FELD DER ERFINDUNG

Die Erfindung betrifft eine programmierbare Nur-Lese-Speichervorrichtung, und insbesondere ein Testwerkzeug oder eine Testschaltung zum Fehlerprüfen und eine Korrekturschaltung, die in die programmierbare Nur-Lese-Speichervorrichtung eingebracht sind.

BESCHREIBUNG BEKANNTER TECHNIK

Eine programmierbare Nur-Lese-Speichervorrichtung soll für einige hochpräzise elektronische Systeme hochzuverlässig sein, und eine Fehlerprüf- und Korrekturschaltung erhöht die Zuverlässigkeit von aus der programmierbaren Nur-Lese- Speichervorrichtung ausgelesenen Dateninformat ionen. Ein typisches Beispiel der programmierbaren Nur-Lese-Speichervorrichtung mit Fehlerüberprüfungs- und Korrekturschaltung ist in Fig. 1 dargestellt und umfaßt eine programmierbare Nur-Lese-Speichereinheit 1 zum Speichern von 32 Bit Datencodes, eine programmierbare Nur-Lese-Speichereinheit 2 zum Speichern von 6 Bit Paritätscodes, eine Fehlerprüf- und Korrekturschaltung 3, die mit dem programmierbaren Nur- Lese-Speichereinheiten 1 und 2 verbunden ist, und einen Datenselektor 4, der auf das niedrigstwertige Bit AD0 eines Adreßsignals anspricht, zum sequentiellen Übertragen eines Datencodes von der Fehlerprüf- und Korrekturschaltung 3 auf einen 16-Bit-Systembus 5. Ein Adreßbussystem 6 leitet das Adreßsignal zu den programmierbaren Nur-Lese-Speichereinheiten 1 und 2 weiter und liefert das niedrigstwertige Bit AD0 an den Datenselektor 4. Eine Folge von Datenbits wird über eine Datenbitleitung 7a zu der programmierbaren Nur- Lese-Speichereinheit 1 geliefert, und eine Paritätsbitleitung 7b leitet eine Folge von Paritätsbits der programmierbaren Nur-Lese-Speichereinheit 2 zu.
Die Fehlerprüf- und Korrekturschaltung 3 ist durch eine Kombination aus einer Datenprüfschaltung 3a und einer Datenkorrekturschaltung 3b aufgebaut. Die Datenprüfschaltung 3a prüft einen 32-Bit-Datencode und einen zugeordneten 6- Bit-Paritätscode, um zu sehen, ob ein Fehler im 32-Bit-Datencode enthalten ist oder nicht, und erzeugt ein Befehlssignal, das einen Fehler anzeigt. Die Datenkorrekturschaltung 3b spricht auf das Befehlssignal, das von der Datenprüfschaltung 3a zugeführt wurde, an und findet den originalen 32-Bit-Datencode. Falls jedoch ein Fehlerbit in dem 32-Bit-Datencode enthalten ist, der aus der programmierbaren Nur-Lese-Speichervorrichtung 1 ausgelesen wurde, wird der 32-Bit-Datencode direkt dem Datenselektor 4 zugeführt.
Zum Testen der Fehlerprüf- und Korrekturschaltung 3 wird ein Paritätscode auf Basis eines Datencodes erzeugt, und der Datencode und der zugeordnete Paritätscode werden in entsprechende Adressen der programmierbaren Nur-Lese-Speichereinheiten 1 und 2 eingeschrieben, die durch das Adreßsignal auf dem Adreßbussystem 6 angegeben sind. Dann wird das Adreßsignal, das die Adresse des Datencodes und des zugeordneten Paritätscodes angibt, von dem Adreßbussystem 6 an die programmierbaren Nur-Lese-Speichereinheiten 1 und 2 zugeführt, und der Datencode und der zugeordnete Paritätscode werden aus den programmierbaren Nur-Lese-Speichervorrichtungen 1 bzw. 2 ausgelesen. Der Datencode und der Pantätscode werden zur Datenprüfschaltung 3a übertragen, und die Datenprüfschaltung 3a überprüft den Datencode und den zugeordneten Paritätscode, um festzustellen, ob ein Fehlerbit in dem Datencode enthalten ist oder nicht. Da ein Paritätscode automatisch aus einem Datencode durch eine Paritätsschaltung (nicht dargestellt) erzeugt wird, ist der Paritätscode immer dem Datencode angemessen. Aufgrunddessen entscheidet die Datenprüfschaltung 3a, daß der Datencode korrekt ist, sofern die programmierbaren Nur-Lese-Speichereinheiten 1 und 2 keinen Fehler aufweisen. Wenn der Datencode korrekt ist, wird er direkt zum Datenselektor 4 ohne Korrektur übertragen und anschließend durch das 16-Bit-Datenbussystem 5 nach außen ausgelesen. Der Datencode wird durch einen Prüfer überprüft, um festzustellen, ob in der Fehlerprüf- und Korrekturschaltung 3 irgendeine Schwierigkeit aufgetreten ist. Falls der ausgelesene Datencode mit dem originalen Datencode übereinstimmt, entscheidet der Prüfer, daß die Fehlerprüf- und Korrekturschaltung 3 in Ordnung ist. Falls andererseits die Datenprüfschaltung 3a fehlerhaft arbeitet, wird für den Datencode fehlerhaft festgestellt, daß er ein Fehlerbit enthält, und die Datenkorrekturschaltung 3b korrigiert das Fehlerbit. Somit unterscheidet sich der Datencode, der von dem 16-Bit-Datenbussystem ausgelesen wird, von dem originalen Datencode, und der Prüfer stellt fest, daß die Fehlerprüf- und Korrekturschaltung einen Defekt aufweist.
Es gibt jedoch ein Problem bei der bekannten programmierbaren Nur-Lese-Speichervorrichtung dadurch, daß jeder Defekt in der Datenkorrekturschaltung 3b kaum erfaßbar ist, sofern die Datenprüfschaltung in Ordnung ist. Dies ergibt sich aus der Tatsache, daß ein Korrekturdatencode direkt von der Datenprüfschaltung 3a zum Datenselektor 4 übertragen wird. Falls die Datenprüfschaltung 3a in Ordnung ist und die Datenkorrekturschaltung 3b defekt ist, kann ein Prüfer die Schwierigkeit nicht herausfinden, da das ausgelesene Datum mit dem originalen Datencode übereinstimmt.
Die europäische Patentanmeldung EP-A-0 268 289 beschreibt eine Halbleiterspeichervorrichtung mit einer Einrichtung zur Erfassung und zur Korrektur fehlerhafter Datencodes unter Verwendung von Prüfbits, die zusammen mit jedem entsprechenden Datencode gespeichert werden. Diese Halbleiterspeichervorrichtung ist ferner mit einer Einrichtung versehen, die in einem Diagnostikmodus Pseudotestmuster erzeugt, wobei jedes Testmuster einen Datencode mit einem Fehlerdatenbit aufweist und die zugeordneten Prüfbits, die auf der Basis des Datencodes ohne das fehlerhafte Datenbit erzeugt werden, und das Pseudotestmuster an die Fehlerdetektoreinrichtung in dem Diagnostikmodus liefert.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist somit eine wichtige Aufgabe der Erfindung, eine programmierbare Nur-Lese-Speichervorrichtung zu schaffen, die es ermöglicht, jeden Defekt in einer Fehlerprüf- und Korrekturschaltung zu erfassen.
Zur Lösung dieser Aufgabe schlägt die Erfindung vor, einen Datencode und einen fehlerhaften Paritätscode an eine Fehlerprüf- und Korrekturschaltung zu liefern.
Erfindungsgemäß wird ein programmierbare Nur-Lese-Speichervorrichtung geschaffen, mit a) einer ersten programmierbaren Nur-Lese-Speichereinheit mit einer Anzahl von adressierbaren Speicherplätzen zum jeweiligen Speichern einer Anzahl von Datencodes, b) einer zweiten programmierbaren Nur-Lese-Speichervorrichtung mit einer Anzahl von adressierbaren Speicherplätzen, die jeweils den adressierbaren Speicherplätzen der ersten programmierbaren Nur-Lese-Speichervorrichtung zugeordnet sind, zum jeweiligen Speichern einer Anzahl von Paritätscodes, die jeweils aus den Datencodes erzeugt werden, c) einer Fehlerprüf- und Korrekturschaltung mit einer Datenprüfeinheit zum Prüfen eines Datencodes und eines zugeordneten Paritätscodes, um festzustellen, ob zumindest ein Fehlerbit in dem Datencode enthalten ist, und einer Datenkorrekturschaltung zum Korrigeren des zumindest einen Fehlerbits zum Erhalten des Datencodes, wobei der Datencode zum Äußeren der programmierbaren Nur-Lese-Speichervorrichtung ausgelesen wird, d) einem überschreibbaren Datenspeicher, der mit einer externen Quelle außerhalb der programmierbaren Nur-Lese-Speichervorrichtung kommunizieren kann und einen Datencode speichert, der für eine Diagnose verwendet wird, und einen Paritätscode, der fehlerhaft oder ordnungsgemäß auf Basis des in der Diagnose verwendeten Datencodes erzeugt wurde, und e) einen Selektor mit einem ersten, einem zweiten und einem dritten Eingangsanschluß, die jeweils mit der ersten programmierbaren Nur-Lese-Speichereinheit, der zweiten Nur- Lese-Speichereinheit und dem überschreibbaren Datenspeicher verbunden sind&sub1; und einem Ausgangsanschluß, der mit der Datenprüfeinheit verbunden ist, wobei der Selektor auf ein Auswahlsignal anspricht, das außerhalb der programmierbaren Nur-Lese-Speichervorrichtung erzeugt wird, zum Verbinden des ersten und des zweiten Eingangsanschlusses oder des dritten Eingangsanschlusses mit dem Ausgangsanschluß.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale und Vorteile der erfindungsgemäßen programmierbaren Nur-Lese-Speichervorrichtung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich. Es zeigen:
Fig. 1 ein Blockdiagramm des Schaltungsaufbaus der bekannten programmierbaren Nur-Lese-Speichervorrichtung,
Fig. 2 ein Blockdiagramm des Schaltungsaufbaus einer erfindungsgemäßen programmierbaren Nur-Lese-Speichervorrichtung,
Fig. 3 ein Schaltungsdiagramm einer Registereinheit, die in der programmierbaren Nur-Lese-Speichervorrichtung gemäß Fig. 1 enthalten ist, und
Fig. 4 ein Blockdiagramm des Schaltungsaufbaus einer weiteren programmierbaren Nur-Lese-Speichervorrichtung gemäß der Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erstes Ausführungsbeispiel

Bezugnehmend auf Fig. 2 der Zeichnungen umfaßt eine programmierbare Nur-Lese-Speichervorrichtung 10 gemäß der Erfindung eine erste programmierbare Nur-Lese-Speichereinheit 11 zum Speichern eines 32-Bit-Datencodes, eine zweite Nur- Lese-Speichereinheit 12 zum Speichern eines 6-Bit-Paritätscodes, eine Fehlerprüf- und Korrekturschaltung 13 zum Erhalten eines originalen Datencodes, falls erforderlich, und einen Datenselektor 14, der zwischen die Fehlerprüf- und Korrekturschaltung 13 und ein 16-Bit-Datenbussystem 15 geschaltet ist, ähnlich wie bei dem bekannten programmierbaren Nur-Lese-Speicher. Ein Adreßbussystem 16 liefert ein Adreßsignal an beide programmierbaren Nur-Lese-Speichervorrichtungen 11 und 12 und das niedrigstwertige Bit AD0 des Adreßsignals steuert den Datenselektor 14 zum sequentiellen Übertragen eines 32-Bit-Datencodes an das 16-Bit-Datenbussystem 15. Die programmierbare Nur-Lese-Speichereinheit 11 umfaßt eine Anzahl adressierbarer Speicherplätze, die jeweils einen 32-Bit-Datencode speichern, und die programmierbare Nur-Lese-Speichereinheit 12 umfaßt ebenfalls eine Anzahl adressierbarer Speicherplätze, jeweils zum Speichern eines 6-Bit-Paritätscodes. Die adressierbaren Speicherplätze der programmierbaren Nur-Lese-Speichereinheit 11 sind jeweils adressierbaren Speicherplätzen der anderen programmierbaren Nur-Lese-Speichereinheit 12 zugeordnet, und eine Folge von Datenbits und eine Folge von Paritätsbits werden jeweils von Datenleitungen 17a und 17b in die programmierbaren Nur-Lese-Speichereinheiten 11 und 12 entsprechend einem Adreßsignal auf dem Adreßbussystem 16 eingeschrieben. Obwohl es in den Zeichnungen nicht dargestellt ist, ist ferner ein Paritätsgenerator zugeordnet und erzeugt einen Paritätscode für einen gegebenen Datencode. Die Fehlerprüf- und Korrekturschaltung 13 ist durch eine Datenprüfschaltung 13a und eine Datenkorrekturschaltung 13b aufgebaut, und die Datenprüfschaltung 13a und die Datenkorrekturschaltung 13b verhalten sich ähnlich wie die der bekannten programmierbaren Nur-Lese-Speichervorrichtung.
Die programmierbare Nur-Lese-Speichervorrichtung 10, die das erste Ausführungsbeispiel darstellt, umfaßt weiterhin einen Selektor 18 und ein Registerfeld 19, das mit einem 16-Bit-Eingangs-/Ausgangsbussystem 20 verbunden ist. Das Registerfeld 19 ist bidirektional. Insbesondere speichert das Registerfeld bzw. die Registerreihe 19 einen 32-Bit- Testdatencode und einen 6-Bit-Paritätscode, der fehlerhaft oder dem 32-Bit-Testdatencode angemessen ist, wobei beide von einer externen Quelle EX über das 16-Bit-Eingangs-/ -Ausgangsbussystem 20 zugeführt werden, und speichert des weiteren den 32-Bit-Testdatencode, der bereits der Fehlerüberprüfung und Korrektur in der Fehlerprüf- und Korrekturschaltung 13 ausgesetzt wurde. Der Selektor hat drei Eingangsanschlüsse. Der erste Eingangsanschluß ist mit der Registerreihe 19 verbunden, und der 32-Bit-Testdatencode und der zugeordnete 6-Bit-Paritätscode werden parallel zugeführt. Der zweite Eingangsanschluß ist mit der programmierbaren Nur-Lese-Speichereinheit 11 verbunden, und ein ausgelesener Datencode wird dem zweiten Eingangsanschluß zugeführt. Der dritte Eingangsanschluß ist mit der programmierbaren Nur-Lese-Speichereinheit 12 verbunden, und ein ausgelesener Paritätscode wird dem dritten Eingangsanschluß zugeführt. Der Selektor 18 spricht auf ein Auswahlsignal an, das von außerhalb der programmierbaren Nur-Lese-Speichervorrichtung 10 zugeführt wird, und der Selektor 18 verbindet den ersten Eingangsanschluß oder den zweiten und dritten Eingangsanschluß mit seinem Ausgangsanschluß. Anschließend werden der 32-Bit-Testdatencode und der zugeordnete Paritätscode oder der ausgelesene Datencode und der zugeordnete ausgelesene Paritätscode der Fehlerprüf- und Korrekturschaltung 13 abhängig von dem Auswahlsignal SEL zugeführt.
Fig. 3 zeigt die Anordnung der Registerreihe 19, und das Registerfeld 19 spricht auf vier Steuersignale CTL1, CTL2, CTL3 und CTL4 an. Insbesondere umfaßt das Registerfeld 19 38 erste, zweite und dritte Registerunterfelder 19a, 19b und 19c. Das erste Registerunterfeld 19a wird durch 16 Register 19d gebildet, wobei jedes mit einem Paar von Übertragungstransistoren 19e und 19f versehen ist, und das zweite Registerunterfeld 19b wird ebenfalls durch 16 Register 19g gebildet, die mit einem Paar Übertragungstransistoren 19 versehen sind. Das dritte Registerunterfeld 19c ist jedoch nur durch 6 Register 19j gebildet, die jeweils mit einem Paar Übertragungstransistoren 19k und 19m versehen sind. Die Übertragungstransistoren 19e sind zwischen das 16-Bit-Eingangs-/-Ausgangsbussystem 20 und die zugeordneten Register 19d geschaltet und werden von dem ersten Steuersignal CTL1 gesteuert. Die Übertragungstransistoren 19f sind zwischen die zugeordneten Register 19d und den Selektor 18 sowie die Fehlerprüf- und Korrekturschaltung 13 geschaltet und sprechen auf das vierte Steuersignal CTL4 an. Die Übertragungstransistoren 19h sind zwischen den 16- Bit-Eingangs-/-Ausgangsbus 20 und die zugeordneten Register 19g parallel zu den Übertragungtransistoren 19e geschaltet und sprechen auf das zweite Steuersignal CTL2 an. Die Übertragungstransistoren 19i sind zwischen die zugeordneten Register 19j und den Selektor 18 sowie die Fehlerprüf- und Korrekturschaltung 13 geschaltet und werden gleichzeitig durch das vierte Steuersignal CTL4 gesteuert. Die Übertragungstransistoren 19k sind selektiv zwischen die Komponen tensignalleitungen des 16-Bit-Eingangs-/-Ausgangsbussystems 20 und die zugeordneten Register 19j geschaltet und sprechen auf das dritte Steuersignal CTL3 an. Die Übertragungstransistoren 19m sind zwischen die zugeordneten Register 19j und nur den Selektor 18 geschaltet und werden gleichzeitig durch das vierte Steuersignal CTL4 gesteuert. Aufgrunddessen passieren Datenbits des 16-Bit-Eingangs-/-Ausgangsbussystems 20 eines der Übertragungstransistorenfelder 19e, 19h oder 19k, abhängig vom ersten bis dritten Steuersignal CTL1 bis CTL3 und werden selektiv in eines der Registerfelder 19d, 19g oder 19j eingeschrieben. Auf diese Weise wird ein 32-Bit-Testdatencode sequentiell im ersten und zweiten Registerunterfeld 19a und 19b gespeichert, und der zugeordnete Paritätscode wird in das dritte Registerunterfeld 19c eingeschrieben. Nach der Speicherung werden der Testdatencode und der zugeordnete Paritätscode aus den Registerfeldern 19d und 19g über die Übertragungstorfelder 19f und 19i ausgelesen und dem Selektor 18 zugeführt.
Andererseits passieren die Testdaten von der Fehlerprüfund Korrekturschaltung 13 die Übertragungstransistorfelder 19f und 19i und werden in die Registerfelder 19d und 19g eingeschrieben. Nach der Speicherung wird der Testdatencode sequentiell zum 16-Bit-Eingangs-/-Ausgangsbussystem 20 mit den ersten und zweiten Steuersignalen CTL1 und CTL2 übertragen.
Es folgt eine Beschreibung des Schaltungsverhaltens der programmierbaren Nur-Lese-Speichervorrichtung 10. Die programmierbare Nur-Lese-Speichervorrichtung 10 gemäß dem ersten Ausführungsbeispiel geht selektiv in einen Standardbetriebsmodus, in dem sie als Datenspeicher für Datencodes dient, und einen Testmodus für die Fehlerprüf- und Korrekturschaltung 13. Im Standardbetriebsmodus ist das Auswahlsignal SEL bezeichnend für die Verbindung zwischen dem zweiten und dritten Eingangsanschluß und dem Ausgangsanschluß, und die Datencodes und die zugeordneten Paritätscodes werden sequentiell aus den programmierbaren Nur-Lese- Speichereinheiten 11 und 12 zur Fehlerprüf- und Korrekturschaltung 13 ausgelesen.
Falls die programmierbare Nur-Lese-Speichervorrichtung 10 in den Testbetriebsmodus gelangt, veranlaßt das Auswahlsignal SEL den Selektor 18, den ersten Eingangsanschluß mit dem Ausgangsanschluß und somit mit der Fehlerprüf- und Korrekturschaltung 13 zu verbinden. Die externe Quelle EX liefert 16 Datenbit eines Testdatencodes zum 16-Bit-Eingangs/-Ausgangsbussystem 20, und das erste Steuersignal CTL1 wird in einen aktiven Pegel gebracht. Anschließend werden die 16 Datenbits zum Register 19d übertragen und dort gespeichert. Anschließend werden die 16 Datenbits des Testdatencodes von der externen Quelle EX zum 16-Bit-Eingangs-/ -Ausgangsbussystem 20 zugeführt, und nur das zweite Steuersignal CTL2 wird in den aktiven Pegel gebracht. Die anderen 16 Datenbits werden dann in dem Register 19g gespeichert. Anschließend liefert die externe Quelle EX einen Paritätscode, der ordnungsgemäß auf Basis des Testdatencodes erzeugt wurde, an das 16-Bit-Eingangs-/-Ausgangsbussystem 20, und nur das dritte Steuersignal CTL3 wird in den aktiven Pegel gebracht, so daß der ordnungsgemäße Paritätscode im Register 19j gespeichert wird. Wenn der Testdatencode und der ordnungsgemäße Paritätscode in dem Registerfeld 19 gespeichert sind, wird das vierte Steuersignal CTL4 in den aktiven Pegel gebracht, und der Testdatencode und der ordnungsgemäße Paritätscode werden von dem Registerfeld 19 über den Selektor 18 zur Fehlerprüf- und Korrekturschaltung 13 übertragen. In der Fehlerprüf- und Korrekturschaltung 13 prüft die Datenprüfschaltung 13a zunächst den Testdatencode und den ordnungsgemäßen Paritätscode, um festzustellen, ob irgendein Fehlerdatenbit im Testdatencode enthalten ist. Da der Paritätscode ordnungsgemäß zum Testdatencode ist, liefert die Datenprüfschaltung 13a direkt den Testdatencode an das Registerfeld 19 ohne Datenkorrektur. Da das vierte Steuersignal CTL4 auf den aktiven Pegel gebracht wurde, wird der Testdatencode in dem Register 19d und 19g gespeichert. Mit dem ersten und dem zweiten Steuersignal CTL1 und CTL2 wird der Testdatencode sequentiell aus dem Registerfeld 19 nach außen gelesen und von einem Prüfer überprüft. Falls die Datenprüfschaltung 13a in Ordnung ist, stimmt der Testdatencode mit dem Testdatum, das der Fehlerprüfung und Korrektur ausgesetzt wurde, überein. Falls jedoch die Datenprüfschaltung 13a defekt ist, erlaubt die Datenprüfschaltung 13a der Datenkorrekturschaltung 13b, an dem Testdatencode zu arbeiten, und der der Datenkorrektur ausgesetzte Testdatencode unterschiedet sich vom originalen Testdatum.
Anschließend liefert die externe Quelle EX 16 Datenbits eines Testdatencodes an das 16-Bit-Eingangs-/-Ausgangsbussystem 20, und nur das erste Steuersignal CTL1 wird auf einen aktiven Pegel gebracht. Anschließend werden die 16 Datenbits an die Register 19d übertragen und dort gespeichert. Die verbleibenden 16 Datenbits des Testdatencodes werden von der externen Quelle EX an dem 16-Bit-Eingangs-/-Ausgangsbussystem 20 übertragen, und nur das zweite Steuersignal CTL2 wird auf den aktiven Pegel gebracht. Die verbleibenden 16 Datenbits werden dann in den Registern 19g gespeichert. Anschließend liefert die externe Quelle EX einen Paritätscode, der nicht ordnungsgemäß auf Basis des Testdatencodes gebildet wurde, an das 16-Bit-Eingangs-/-Ausgangsbussystem 20, und nur das dritte Steuersignal CTL3 wird auf den aktiven Pegel gebracht, so daß der nicht ordnungsgemäße Paritätscode in den Registern 19j gespeichert wird. Wenn der Testdatencode und der nicht ordnungsgemäße Paritätscode in dem Registerfeld 19 gespeichert sind, wird nur das vierte Steuersignal CTL4 auf den aktiven Pegel verschoben, und der Testdatencode und der nicht ordnungsgemäße Pantätscode werden von dem Registerfeld 19 über den Selektor 18 zur Fehlerprüf- und Korrekturschaltung 13 übertragen. In der Fehlerprüf- und Korrekturschaltung 13 prüft zunächst die Datenprüfschaltung 13a den Testdatencode und den nicht ordnungsgemäßen Paritätscode, um festzustellen, ob ein Fehlerdatenbit im Testdatencode enthalten ist oder nicht. Da der Paritätscode nicht angemessen zum Testdatencode gebildet ist, befiehlt die Datenprüfschaltung 13a der Datenkorrekturschaltung 13b, ein in dem Testdatencode enthaltenes Fehlerbit zu korrigieren. Nach der Korrektur liefert die Datenkorrekturschaltung 13b den korrigierten Testdatencode an das Registerfeld 19. Da das vierte Steuersignal CTL4 in den aktiven Pegel gebracht wurde, wird der korrigierte Testdatencode in den Registern 19d und 19g gespeichert. Mit dem ersten und dem zweiten Steuersignal CTL1 und CTL2 wird der korrigierte Testdatencode sequentiell aus dem Registerfeld 19 nach außen gelesen und durch einen Prüfer überprüft. Falls die Datenkorrekturschaltung 13b in Ordnung ist, entspricht der korrigierte Testdatencode dem Paritätscode, der nicht ordnungsgemäß zum originalen Testdatencode ist. Falls jedoch die Datenkorrekturschaltung 13b defekt ist, ist der Testdatencode immer noch dem Paritätscode nicht angemessen, und der Prüfer befindet, daß die Datenkorrekturschaltung 13b defekt ist.

Zweites Ausführungsbeispiel

Bezugnehmend auf Fig. 4 der Zeichnungen ist dort eine weitere programmierbare Nur-Lese-Speichervorrichtung gemäß der Erfindung dargestellt. Die programmierbare Nur-Lese-Speichervorrichtung, die das zweite Ausführungsbeispiel verkörpert, entspricht hinsichtlich des Schaltungsaufbaus der ersten Ausführungsform, mit Ausnahme eines Adreß- und Datenbussystems, und aus diesem Grunde bezeichnen Schaltungskomponenten mit denselben Bezugsziffern die entsprechenden Komponenten des ersten Ausführungsbeispiels ohne detaillierte Beschreibung. Das Registerfeld 19 des zweiten Ausführungsbeispiels entspricht dem Schaltungsaufbau des Registerfeldes gemäß Fig. 3. Da das Adreß- und Datenbussystem 31 von Standardmodus und dem Testmodus geteilt werden, ist die Anordnung der programmierbaren Nur-Lese-Speichervorrichtung relativ einfacher als im ersten Ausführungsbeispiel.
Wie sich aus der vorstehenden Beschreibung ergibt, wird die Fehlerprüf- und Korrekturschaltung 13 der programmierbaren Nur-Lese-Speichervorrichtung gemäß der Erfindung exakt im Testmodus überprüft aufgrund des Datencodes und des ordnungsgemäßen oder nicht ordnungsgemäßen Paritätscodes, der im Registerfeld 19 gespeichert ist.
Obwohl spezielle Ausführungsbeispiele der Erfindung beschrieben und dargestellt wurden, ist es dem Fachmann geläufig, daß verschiedene Änderungen und Modifikationen ohne Verlassen des Umfangs der Erfindung möglich sind. Beispielsweise kann die programmierbare Nur-Lese-Speichervorrichtung auf einem einzelnen Halbleiterchip gefertigt sein oder in einer programmierbaren Lesespeichervorrichtung eingebaut sein, die beispielsweise in einem Mikroprozessor verkörpert ist.

Claims

1. Programmierbare-Nur-Lese-Speichervorrichtung mit

a) einer ersten programmierbaren Nur-Lese-Speichereinheit (11) mit einer Anzahl adressierbarer Speicherpositionen zum jeweiligen Speichern einer Anzahl von Datencodes,

b) einer zweiten programmierbaren Nur-Lese-Speichereinheit (12) mit einer Anzahl von adressierbaren Speicherpositionen, die jeweils den adressierbaren Speicherpositionen der ersten programmierbaren Nur-Lese- Speichereinheit zugeordnet sind, zum jeweiligen Speichern einer Anzahl von Paritätscodes, die jeweils aus den Datencodes erzeugt werden, und

c) einer Fehlerprüf- und Korrekturschaltung (13) mit einer Datenprüfeinheit (13a) zum Prüfen eines Datencodes und eines zugeordneten Paritätscodes, um zu sehen, ob zumindest ein Fehlerbit im Datencode enthalten ist oder nicht, und einer Datenkorrektureinheit (13b) zum Korrigieren des zumindest einen Fehlerbits zum Wiederfinden des Datencodes, wobei der Datencode zur Außenseite der programmierbaren Nur-Lese-Speichervorrichtung ausgelesen wird,

gekennzeichnet durch

d) einen überschreibbaren Datenspeicher (19), der mit einer externen Quelle (EX) außerhalb der programmierbaren Nur-Lese-Speichervorrichtung kommunizieren kann und einen Datencode speichert, der bei einer Diagnose verwendet wird, und einen Paritätscode, der auf Basis des zugeordneten Datencodes, der in der Diagnose verwendet wird, korrekt oder nicht korrekt erzeugt wurde, und

e) einen Selektor (18) mit einem ersten, einem zweiten und einem dritten Eingangsanschluß, die jeweils mit der ersten programmierbaren Nur-Lese-Speichereinheit, der zweiten programmierbaren Nur-Lese-Speichereinheit und dem überschreibbaren Speicher verbunden sind, und einem Ausgangsanschluß, der mit der Datenprüfeinheit verbunden ist,

wobei der Selektor auf ein Auswahisignal (SEL) anspricht, das von außen der programmierbaren Nur-Lese-Speichervorrichtung zugeführt wird, zum Koppeln des ersten und des zweiten Eingangsanschlusses oder des dritten Eingangsanschlusses mit dem Ausgangsanschluß.

2. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 1, wobei die programmierbare Nur-Lese-Speichervorrichtung selektiv in einen Standardmodus geht, um als Datenspeicher zu dienen, und in einen Testmodus für die Fehlerprüf- und Korrekturschaltung, wobei der Selektor den ersten und den zweiten Eingangsanschluß und den Ausgangsanschluß in dem Standardmodus verbindet und der Selektor den dritten Eingangsanschluß und den Ausgangsanschluß in dem Testmodus verbindet.

3. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 2, wobei die Fehlerprüf- und Korrekturschaltung einen Datencode zu einem Datenbussystem (15) in dem Standardmodus und über den überschreibbaren Datenspeicher (19) an ein Eingangs- und Ausgangsbussystem (20) in dem Testmodus liefert.

4. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 3, wobei ein Datenselektor (14) zwischen die Fehlerprüf- und Korrekturschaltung und das Datenbussystem geschaltet ist, wobei Datenbits jedes Datencodes hinsichtlich der Anzahl größer sind als die Komponentensignalleitungen des Datenbussystems und als die Komponentensignalleitungen des Eingangs- und Ausgangsbussystems.

5. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 4, wobei der überschreibbare Datenspeicher ein erstes Register-Subfeld (19d) für Datenbits des Datencodes aufweist, das über ein erstes Übertragungstorfeld (19e) mit allen Komponentensignalleitungen des Eingangs- und Ausgangsbussystems gekoppelt ist und über ein zweites Übertragungstorfeld (19f) mit dem dritten Eingangsanschluß und einem Ausgangsanschluß der Fehlerprüf- und Korrekturschaltung, ein zweites Register-Subfeld (199) für verbleibende Datenbits des Datencodes, das über ein drittes Übertragungstorfeld (19h) mit allen Komponentensignalleitungen des Eingangs- und Ausgangsbussystems verbunden ist und über ein viertes Übertragungstorfeld (19i) mit dem dritten Eingangsanschluß und dem Ausgangsanschluß der Fehlerprüf- und Korrekturschaltung, und ein drittes Register-Subfeld (19j) für den korrekten oder nicht korrekten Paritätscode, das über ein fünftes Übertragungstorfeld (19k) mit Teilen der Komponentensignalleitungen des Eingangs- und Ausgangsbussystems gekoppelt ist und über ein sechstes Übertragungstorfeld (19m) mit dem dritten Eingangsanschluß, wobei das erste, das dritte und das fünfte Übertragungstorfeld selektiv durch erste, zweite und dritte Steuersignale (CTL1/ CTL2/ CTL3) getaktet werden, wobei das zweite, vierte und sechste Übertragungstorfeld gleichzeitig durch ein viertes Steuersignal (CTL4) getaktet wird.

6. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 2, wobei die Fehlerprüf- und Korrekturschaltung einen Datencode in ein aufgeteiltes Bussystem (31) in dem Standardmodus und in dem Testmodus liefert.

7. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 6, wobei ein Datenselektor (14) zwischen die Fehlerprüf- und Korrekturschaltung und das aufgeteilte Bussystem geschaltet ist, wobei Datenbits jedes Datencodes hinsichtlich der Anzahl größer sind als die Komponentensignalleitung des aufgeteilten Bussystems.

8. Programmierbare Nur-Lese-Speichervorrichtung nach Anspruch 7, wobei der überschreibbare Datenspeicher ein erstes Register-Subfeld (19d) für Datenbits des Datencodes aufweist, das über ein erstes Übertragungstorfeld (19e) mit allen Komponentensignalleitungen des Eingangs- und Ausgangsbussystems verbunden ist und über ein zweites Übertragungstorfeld (19f) mit dem dritten Eingangsanschluß und einem Ausgangsanschluß der Fehlerprüf- und Korrekturschaltung, ein zweites Register-Subfeld (199) für verbleibende Datenbits des Datencodes, das über ein drittes Übertragungstorfeld (19h) mit allen Komponentensignalleitungen des Eingangs- und Ausgangsbussystems verbunden ist und über ein viertes Übertragungstorfeld (19i) mit dem dritten Eingangsanschluß und dem Ausgangsanschluß der Fehlerprüf- und Korrekturschaltung, und ein drittes Register-Subfeld (19j) für den korrekten oder nicht korrekten Paritätscode, das über ein fünftes Übertragungstorfeld (19k) mit Teilen der Komponentensignalleitungen des Eingangs- und Ausgangsbussystems verbunden ist und über ein sechstes Übertragungstorfeld (19m) mit dem dritten Eingangsanschluß, wobei das erste, dritte und fünfte Übertragungstorfeld selektiv durch ein erstes, ein zweites bzw. ein drittes Steuersignal (CTL1/ CTL2/ CTL3) getaktet wird, wobei das zweite, vierte und sechste Übertragungstorfeld gleichzeitig durch ein viertes Steuersignal (CTL4) getaktet wird.