KR100330575B1 - 반도체메모리소자의리드/라이트데이터에러검증장치및방법 - Google Patents
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Abstract
본 발명은 메모리 내부에 패리티 로직을 갖추어 데이터 흐름상의 오류를 검증하고 시스템 구현에 필요한 패리티를 생성하도록 된 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치 및 방법에 관한 것으로, 데이터 라이트시 외부로부터의 패리티를 입력받고 데이터 리드시 내부에서 생성된 패리티를 외부로 보내는 패리티 입출력수단과, 데이터 라이트시 데이터 입출력수단에서 데이터 버퍼링 수단으로 제공되는 데이터와 상기 패리티 입출력수단으로부터의 패리티를 입력받아 그 데이터 및 패리티를 분석하여 현재 데이터의 에러여부를 체크하고 현재의 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 패리티 체크수단 및, 데이터 리드시 상기 데이터 버퍼링수단에서 데이터 입출력수단으로 제공되는 데이터 및 상기 패리티 체크수단으로부터의 에러검출신호와 모드셋팅신호를 입력받아 에러검출신호 및 모드셋팅신호의 상태에 따라 패리티 값을 출력하는 패리티 발생수단을 구비함으로써, 시스템원가 절감 및 제작의 용이함을 꾀하게 된다.
Description
본 발명은 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치 및 방법에 관한 것으로, 보다 상세하게는 패리티 로직을 메모리 내부에 실장 시킨 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치 및 방법에 관한 것이다.
메모리 소자 및 보드(Board)상의 데이터오류를 체크하기 위한 방안으로 사용되고 있는 패리티(Parity)는 초창기 메모리 소자의 오동작 발생가능성이 많아 이를 검증하기 위한 수단으로 사용되었으나, 제조공정 및 제작기술의 발달로 메모리 소자의 오동작 가능성이 거의 없음에도 불구하고 보드상의 구성과 구성간 혹은 보드와 보드간의 데이터이동시에 발생될 수 있는 오류를 체크하기 위한 시스템 제작 분야의 요구에 의하여 여전히 별도의 패리티 소자를 사용하고 있다.
따라서 본 발명은 상술한 종래의 사정을 감안하여 이루어진 것으로, 메모리 내부에 패리티 로직을 갖추어 데이터 흐름상의 오류를 검증하고 시스템 구현에 필요한 패리티를 생성하도록 된 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치 및 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치의 블럭구성도,
도 2는 도 1에 도시된 패리티 체크수단의 내부구성도,
도 3은 도 1에 도시된 패리티 발생수단의 내부구성도이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 데이터 입출력수단 2 : 데이터 버퍼링수단
3 : 패리티 입출력수단 4 : 패리티 체크수단
5 : 패리티 발생수단 41 : 패리티 모드 분석부
42 : 패리티 에러 체크부 43 : 에러 플래그 발생부
51 : 패리티 발생로직부 52 : 패리티 출력로직부
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치는, 데이터의 입력과 출력을 제어하는 데이터 입출력수단과, 입출력수단으로부터 입력되는 데이터를 버퍼링하고, 기저장된 데이터를 데이터 입출력수단으로 출력하는 데이터 버퍼링수단과, 데이터의 라이트시 외부로부터의 패리티를 입력받고, 데이터의 리드시 내부에서 생성된 패리티를 외부로 출력하는 패리티 입출력수단과, 데이터의 라이트시 데이터 입출력수단에서 데이터 버퍼링수단으로 입력되는 데이터와, 패리티 입출력수단으로부터의 패리티를 입력받아 입력된 데이터 및 패리티를 분석하여 데이터 에러검출신호를 출력하고, 패리티의 짝수/홀수 모드를 분석하여 모드 셋팅 신호를 출력하는 패리티 체크수단 및 데이터의 리드시 데이터 버퍼링수단에서 데이터 입출력수단으로 출력되는 데이터 및 패리티 체크수단으로부터 출력된 에러검출신호와 모드 셋팅 신호를 입력받아 에러검출신호가 활성화되어 있을 경우 패리티 에러를 유발시키는 값을 패리티로 출력하고, 에러검출신호가 비활성화되어 있을 경우 셋팅된 패리티 모드의 패리티 값을 출력하는 패리티 발생수단을 구비하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 메모리 소자의 리드/라이트 데이터 에러 검증방법은 외부로부터 데이터가 입력될 때 패리티를 함께 입력받는 단계와, 현재 입력된 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 단계 및, 현재 입력된 패리티에 의해 입력 데이터의 에러여부를 체크하여 에러검출신호를 활성화시키는 단계를 구비한 라이트 데이터 에러 검증과정과;
데이터가 리드됨에 따라 그 리드 데이터에 대하여 기셋팅된 모드신호에 따라 짝수 패리티와 홀수 패리티 중에서 해당하는 패리티를 선택하는 단계와, 상기 리드 데이터에 대하여 기설정된 에러검출신호가 활성화되었는지를 판단하는 단계와, 상기 에러검출신호가 활성화되어 있을 경우에는 상기 리드 데이터와 함께 패리티에러를 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우에는 상기 리드 데이터와 함께 상기 기셋팅된 패리티 모드의 패리티 값을 출력하는 단계를 구비하는 리드 데이터 에러 검증과정으로 구성된다.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치의 블럭구성도이다.
본 발명의 실시예는 데이터의 입출력을 담당하고 양방향 데이터 전송이 가능한 데이터 입출력수단(1)과, 이 데이터 입출력수단(1)으로부터 제공되는 데이터를 버퍼링함과 더불어 기저장된 데이터를 상기 데이터 입출력수단(1)으로 제공하는 데이터 버퍼링수단(2), 라이트신호(Write)가 인에이블되어 데이터 라이트 모드가 설정된 경우 외부로부터의 패리티(예컨대, 1비트 정도임)를 입력받음과 더불어 라이트신호가 디스에이블 되어 데이터 리드 모드가 설정된 경우 내부에서 생성된 패리티를 외부로 보내는 패리티 입출력수단(3)과, 데이터 라이트 모드시 상기 데이터 입출력수단(1)에서 데이터 버퍼링수단(2)으로 제공되는 데이터와 상기 패리티 입출력수단(3)으로부터의 패리티를 입력받아 그 데이터 및 패리티를 분석하여 현재 데이터의 에러여부를 체크하고 현재의 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 패리티 체크수단(4) 및, 데이터 리드 모드시 상기 데이터 버퍼링수단(2)에서 데이터 입출력수단(1)으로 제공되는 데이터 및 상기 패리티 체크수단(4)으로부터의 에러검출신호(Err_Flag)와 모드셋팅신호(Set_Mode)를 입력받아 현재의 데이터가 에러이면 패리티에러를 유발시키는 값을 출력하고, 현재의 데이터가 정상이면 현재 셋팅된 패리티 모드의 값을 출력하는 패리티 발생수단(5)으로 구성된다.
상기 패리티 입출력수단(3)은 양방향 패리티 전송이 가능하다.
상기 패리티 체크수단(4)은 도 2에 도시된 바와 같이 라이트신호(Write)에 의해 상기 데이터 입출력수단(1)으로부터의 데이터와 상기 패리티 입출력수단(3)으로부터의 패리티가 입력됨에 따라 현재 패리티의 모드를 분석하여 모드셋팅신호 (Set_Mode)를 출력하는 패리티 모드 분석부(41)와, 라이트신호(Write)에 의해 상기 데이터 입출력수단(1)으로부터의 데이터와 상기 패리티 입출력수단(3)으로부터의 패리티가 입력되고 상기 패리티 모드 분석부(41)로부터의 모드셋팅신호(Set_Mode)가 입력됨에 따라 현재 입력데이터의 에러유무를 체크하는 패리티 에러 체크부(42) 및, 상기 패리티 에러 체크부(42)로부터의 에러검출신호(Err_Flag)에 의해 에러가 발생하였을 경우 에러 플래그를 발생하는 에러 플래그 발생부(43)로 구성된다.
상기 패리티 발생수단(5)은 도 3에 도시된 바와 같이 라이트신호가 디스에이블됨에 따라 상기 데이터 버퍼링수단(2)으로부터의 데이터를 입력받아 짝수 및 홀수 패리티(Even, Odd)를 생성하는 패리티 발생로직부(51)와, 라이트신호가 디스에이블됨에 따라 상기 패리티 발생로직부(51)로부터의 신호(Even, Odd)와 상기 패리티 체크수단(4)으로부터의 에러검출신호(Err_Flag) 및 모드셋팅신호(Set_Mode)를 입력받아 그 모드셋팅신호(Set_Mode)에 따라 짝수 패리티와 홀수 패리티 중 하나를 선택하고 상기 에러검출신호(Err_Flag)에 따라 선택된 패리티 모드의 값을 출력하는 패리티 출력로직부(52)로 구성된다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치에 의한 검증동작에 대해 설명하면 다음과 같다.
데이터 라이트시 시스템 버스에서는 8비트 단위의 데이터와 1비트의 패리티가 메모리 소자로 전송되는데, 미리 정해진 통신 규약에 의해 짝수 패리티 또는 홀수 패리티 중에서 하나를 택하여 항상 일정하게 전송된다.
즉, 상기 패리티는 패리티 입출력수단(3)을 통해 패리티 체크수단(4)으로 전송되고, 그 패리티 체크수단(4)에서는 데이터 입출력수단(1)으로부터의 데이터를 함께 받아들인 다음 이들 데이터와 패리티를 이용하여 패리티 체킹을 수행한 후 데이터 에러가 발생하였을 경우 에러 플래그(Err_Flag)를 셋팅하며, 입력된 데이터와 패리티 비트를 분석하여 현재 사용되는 패리티가 짝수 패리티인지 아닌지 홀수 패리티인지를 결정하여 패리티 모드를 셋팅한다.
다시 말해서, 데이터 라이트시 라이트신호(Write)가 액티브되면 데이터와 패리티는 패리티 체크수단(4)으로 입력되고, 패리티 모드 분석부(41)에서 현재 사용되는 패리티가 짝수 패리티인지 또는 홀수 패리티인지를 분석하여 그에 해당하는 모드셋팅신호(Set_Mode)를 출력하며, 패리티 에러 체크부(42)에서는 인가된 데이터의 에러유무를 체크한다. 이 결과는 에러 플래그 발생부(43)에 전달되어 에러가 발생되었을 경우 에러 플래그(Err_Flag)를 발생시킨다.
한편, 데이터 리드시의 경우 메모리 내부의 데이터 버퍼링수단(2)에는 외부로 출력될 데이터가 미리 저장되어 있으므로 이 데이터와 셋팅된 모드에 의하여 적절한 짝수 패리티 또는 홀수 패리티를 생성한 후 에러 플래그(Err_Flag)를 체크하여 에러 플래그(Err_Flag)가 셋팅되어 있지 않으면 생성된 패리티를 데이터와 함께 출력하고, 만일 에러 플래그(Err_Flag)가 셋팅되어 있을 경우에는 패리티 에러를 유발시키는 값을 패리티로 출력하여 외부시스템상의 패리티 체킹 로직에서 이를 감지할 수 있도록 한다.
다시 말해서, 데이터 리드(즉, 라이트신호가 디스에이블 되었을 경우)시 데이터 버퍼링수단(2)에 있는 데이터와 패리티 체킹수단(4)으로부터 발생되는 에러 플래그(Err_Flag) 및 모드셋팅신호(Set_Mode)는 패리티 발생수단(5)에 전달된다.
따라서, 상기 데이터 버퍼링수단(2)에서 출력되는 데이터는 패리티 발생부 (51)에 인가되어 짝수 패리티와 홀수 패리티를 생성하고, 생성된 패리티는 패리티 출력부(52)에 전달된다. 그 패리티 출력부(52)에서는 패리티 체크수단(4)으로부터 인가되는 모드셋팅신호(Set_Mode)에 따라 짝수 패리티와 홀수 패리티 중 하나를 선택하고 에러 플래그(Err_Flag)가 셋팅되어 있을 경우 패리티 에러를 유발시키는 값을 패리티 입출력수단(3)으로 전송하여 외부로 출력시키는 반면, 에러 플래그 (Err_Flag)가 셋팅되어 있지 않을 경우에는 선택된 패리티 모드의 값을 패리티 입출력수단(3)으로 전송하여 외부로 출력시킨다.
이상 설명한 바와 같은 본 발명에 의하면, 패리티 로직을 메모리 내부에 구현함으로써 시스템원가 절감 및 제작의 용이함을 꾀하게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있다.
Claims (6)
- 데이터의 입력과 출력을 제어하는 데이터 입출력수단;상기 입출력수단으로부터 입력되는 데이터를 버퍼링하고, 기저장된 데이터를 상기 데이터 입출력수단으로 출력하는 데이터 버퍼링수단;상기 데이터의 라이트시 외부로부터의 패리티를 입력받고, 상기 데이터의 리드시 내부에서 생성된 패리트를 외부로 출력하는 패리티 입출력수단;상기 데이터의 라이트시 상기 데이터 입출력수단에서 상기 데이터 버퍼링수단으로 입력되는 데이터와, 상기 패리티 입출력수단으로부터의 패리트를 입력받아 상기 입력된 데이터 및 패리트를 분석하여 데이터 에러검출신호를 출력하고, 패리티의 짝수/홀수 모드를 분석하여 모드 셋팅 신호를 출력하는 패리티 체크수단; 및상기 데이터의 리드시 상기 데이터 버퍼링수단에서 상기 데이터 입출력수단으로 출력되는 데이터 및 상기 패리티 체크수단으로부터 출력된 에러검출신호와 모트 셋팅 신호를 입력받아 상기 에러검출신호가 활성화되어 있을 경우 패리티 에러을 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우 셋팅된 패리티 모드의 패리티 값을 출력하는 패리티 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치.
- 제 1 항에 있어서, 상기 패리티 체크수단은상기 라이트 신호의 입력시 상기 데이터 입출력수단으로부터의 데이터와 상기 패리티 입출력수단으로부터의 패리티가 입력됨에 따라 패리티의 모드를 분석하여 모드 셋팅 신호를 출력하는 패리티 모드 분석부;상기 라이트 신호의 입력시 상기 데이터 입출력수단으로부터의 데이터와 상기 패리티 입출력수단으로부터의 패리티가 입력되고, 상기 패리티 모드 분석부로부터의 모드 셋팅 신호가 입력됨에 따라 입력 데이터의 에러유무를 체크하는 에러검출신호를 출력하는 패리티 에러 체크부; 및상기 패리티 에러 체크부로부터의 에러검출신호에 의해 에러 플래그를 발생하는 에러 플래그 발생부로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 패리티 발생수단은상기 라이트 신호의 디스에이블시 상기 데이터 버퍼링 수단으로부터의 데이터를 입력받아 짝수 및 홀수 패리티를 생성하는 패리티 발생로직부; 및상기 패리티 발생로직부로부터의 패리티와 상기 패리티 체크수단으로부터의 에러검출신호 및 모드 셋팅 신호를 입력받아, 그 모드 셋팅 신호에 해당하는 패리티 모드를 선택하고, 상기 에러검출신호에 따라 선택된 패리티 모드의 값을 출력하는 패리티 출력로직부로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 리드/라이트 데이터 에러 검증장치.
- 외부로부터 데이터가 입력될 때 패리티를 함께 입력받는 단계;라이트 신호의 입력시 상기 입력된 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 단계;상기 입력된 패리티에 의해 입력 데이터의 에러여부를 체크하는 단계; 및상기 에러의 검출시 에러검출신호를 활성화시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 라이트 데이터 에러 검증방법.
- 데이터 라이트 신호의 디스에이블시 입력데이타의 짝수 패리티와 홀수 패리티 중에서 해당하는 패리티를 선택하여 출력하는 단계;에러검출 신호와 모드셋팅신호의 입력여부를 체크하여 에러검출신호가 활성화되었는지를 판단하는 단계;상기 에러검출신호가 활성화되어 있을 경우에는 상기 리드 데이터와 함께 패리티에러를 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우에는 상기 리드 데이터와 함께 상기 기셋팅된 패리티 모드의 패리티 값을 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 리드 데이터 에러 검증방법.
- 외부로부터 데이터가 입력될 때 패리티를 함께 입력받는 단계와, 입력된 패리티의 짝수/홀수 모드를 분석하여 셋팅하는 단계 및, 입력된 패리티에 의해 입력 데이터의 에러여부를 체크하여 에러검출신호를 활성화시키는 단계를 구비한 라이트 데이터 에러 검증과정과;상기 데이터가 리드됨에 따라 그 리드 데이터에 대하여 기셋팅된 모드신호에 따라 짝수 패리티와 홀수 패리티 중에서 해당하는 패리티를 선택하는 단계와, 상기 리드 데이터에 대하여 기설정된 에러검출신호가 활성화되었는지를 판단하는 단계와, 상기 에러검출신호가 활성화되어 있을 경우에는 상기 리드 데이터와 함께 패리티에러를 유발시키는 값을 패리티로 출력하고, 상기 에러검출신호가 비활성화되어 있을 경우에는 상기 리드 데이터와 함께 상기 기셋팅된 패리티 모드의 패리티 값을 출력하는 단계를 구비하는 리드 데이터 에러 검증과정으로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 리드/라이트 데이터 에러 검증방법.
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