KR100369684B1

KR100369684B1 - 패리티 에러 검출 및 생성 회로

Info

Publication number: KR100369684B1
Application number: KR10-2000-0051114A
Authority: KR
Inventors: 정병권
Original assignee: 엘지전자 주식회사
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2003-01-29
Also published as: KR20020017634A

Abstract

본 발명은 BIP-2 방식으로 수신된 기준 패리티 데이터를 수신하여 저장하는 패리티 레지스터와, 상기 분리된 채널별 프레임신호중에서 패리티신호만을 분리하여 출력하는 패리티검출 레지스터와, 상기 패리티검출 레지스터에 의해 검출된 패리티신호를 저장하는 검출 레지스터로 구성되는 패리티 정렬부와; 상기 패리티 정렬부의 검출 레지스터에 저장된 실제 프레임중의 패리티신호와 패리티 레지스터의 기준 패리티 데이터를 비교하여 에러 및 정상판별신호를 출력하는 패리티 비교/에러 검출부와; 상기 에러카운터와 채널프레임 레지스터로부터 각각 출력되는 신호를 분석하여 전송에러를 결정처리함과 더불어 패리티 생성기능을 제어하는 프로세서 인터페이스블록과; 상기 분리된 채널별 프레임신호를 계산하여 패리티를 생성하는 패리티 카운터부와; 상기 패리티 카운터레지스터로부터 출력된 패리티신호를 정렬하여 기준 패리티데이터로 다음 전송장치로 직렬로 전송하는 기준패리티 생성부를 포함하는 패리티 에러 검출 회로를 제공한다.

본 발명에 의하면, 전송채널에 대한 오류를 검출하여 오류를 평가할 수 있으며, 다른 전송 채널을 평가할 수 있는 패리티를 생성하여 주므로써 시스템 전체에 대한 안정성을 높여줄 수 있는 효과가 있다.

Description

패리티 에러 검출 및 생성 회로{parity error detection and generation circuit}

본 발명은 BIP-2를 이용한 각 신호의 패리티 에러 검출 및 생성장치에 관한 것으로, 보다 상세하게는 시스템에서 설계된 회로로 인가되는 각 신호에 대한 패리티 에러 검출과 생성을 하여 시스템의 안정성을 확보하도록 한 패리티 에러 검출 및 생성 회로에 관한 것이다.

일반적으로 데이터전송에는 그 전송되는 데이터의 전송에러를 검출하기 위한 다양한 방법이 ITUT. G. 707의 SDH(동기전송장치)신호규격에 따라 사용되고 있는데, 예를들어, BIP(bit interleaved parity), BIP-2 등이 사용되고 있다. 상기 ITUT. G.707의 SDH의 신호규격에 보면, 상기와 같은 BIP나 BIP-2방식은 패리티신호를 비트인터리빙하여 프레임신호의 특정위치 B2 예컨대, STM-n 프레임(260*9바이트)의 POH(PASS OF OVERHEAD)내에 위치하는 데이터를 지칭하는 B2 위치에 실어 전송하고 이를 검출하여 에러체킹하는 방식을 말한다.그러면, 상기와 같은 BIP방식을 사용하는 패리티에러검출장치를 도 1을 참고로 살펴보면, STM-N별로 입력되는 8 병렬신호를 입력받아 B2 바이트를 계산하는 BIP 계산부(1)와, 상기 BIP 계산부(1)로부터 출력된 B2의 패리티값과 다음 프레임의 B2의 패리티값을 비트별로 비교하여 STM-4 전체에 대한 BIP 오류를 검출하는 BIP 오류검출부(2)와, 상기 BIP 계산부(1)와 BIP 오류검출부(2)에 의해 계산된 B2의 패리티값을 이용하여 STM-1 단위로 최종 분리된 신호의 전송에러를 검출하는 EB 오류검출부(3)와, 상기 EB 오류검출부(3)를 포함하여 패리팅에러검출장치에 타이밍 신호를 공급하는 타이밍 발생부(4)로 구성된 것으로 이를 설명하면 다음과 같다.

상기 BIP 계산부(1) 및 BIP 오류 검출부(2)의 입력신호(A-H)에는 STM-N채널의 8병렬신호가 접속되고, 상기 BIP 계산부(1)의 출력신호중 총 96개의 신호인 A[1:8] ~ L[1:8]은 BIP 오류 검출부(2)의 입력신호 A[1:8] ~ L[1:8]에 각각 동일한 이름끼리 연결된다.

상기 BIP 오류 검출부(2)의 검출신호인 BIP-OUT는 EB 오류검출부(3)의 입력신호 BIP-IN에 연결되고, EB 오류검출부(3)의 출력신호인 EB-OUT은 최종 출력신호가 되며, 타이밍 발생부(4)는 상기 BIP 계산부(1)와 BIP 오류검출부(2)와 EB 오류검출부(3)에 필요한 시스템클럭신호를 공급한다.

또한, STM-N 동기식 전송시스템에서 전송채널을 검출하는데, 이때 B2 바이트를 이용하여 STM-1 단위의 에러 블록을 검출한다.

상기 동기식 전송시스템에서 전송시스템의 전송오류를 평가하는 방법으로 STM-N 프레임 내의 B2 바이트를 사용한 전송오류 측정은 BIP를 각각 검출하여 누적하는 방식을 취한다.

즉, 상기 BIP 계산부(1)는 채널별로 입력되는 8병렬 STM-4 신호를 계산하여 BIP 오류 검출부(2)로 출력한다. 그러면, 상기 BIP 오류 검출부(2)는 상기 BIP 계산부(1)로부터 출력된 B2의 패리티값과 다음 프레임의 B2의 패리티값을 비트별로 비교하여 STM-4 전체에 대한 BIP 오류를 검출하고 그 결과를 EB 오류 검출부(3)로 출력한다. 그리고, 상기 EB 오류 검출부(3)는 BIP 계산부(1)와 BIP 오류검출부(2)에 의해 계산된 B2의 패리티값을 이용하여 STM-1 단위로 최종 분리된 신호의 전송에러를 검출한다.요약하면, 최종적으로 STM-1 단위의 에러블록을 검출하기 위하여 BIP 계산부(1)를 이용하여 B2 바이트 값을 계산한다.

이후 계산된 B2 바이트 값과 다음 프레임의 B2 바이트를 BIP 오류 검출부(2)에서 비트별로 비교하여 STM-4 전체에 대한 BIP 오류를 먼저 찾아내고, 상기 BIP 오류를 찾아낸 후 이를 EB 오류검출부(3)에서 STM-1 단위로 분리하여 EB를 검출한다.

이와 같이 종래에는 B2 바이트를 이용하여 채널의 오류를 검출하는 방식으로 실제신호에 발생하는 오류를 검출할 수 없는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로,를 제공하는데 있다.상기와 같은 목적을 달성하기 위한 본 발명은 BIP-2 방식이 프레임신호를 송수신하는 전송시스템의 패리티에러검출회로에 있어서,상기 수신된 기준 패리티 데이터를 수신하여 저장하는 패리티 레지스터와, 상기 분리된 채널별 프레임신호중에서 패리티신호만을 분리하여 출력하는 패리티검출 레지스터와, 상기 패리티검출 레지스터에 의해 검출된 패리티신호를 저장하는 검출 레지스터로 구성되는 패리티 정렬부와;상기 패리티 정렬부의 검출 레지스터에 저장된 실제 프레임중의 패리티신호와 패리티 레지스터의 기준 패리티 데이터를 비교하여 에러 및 정상판별신호를 출력하는 패리티 비교/에러 검출부와;상기 에러카운터와 채널프레임 레지스터로부터 각각 출력되는 신호를 분석하여 전송에러를 결정처리함과 더불어 패리티 생성기능을 제어하는 프로세서 인터페이스블록과;상기 분리된 채널별 프레임신호를 계산하여 패리티를 생성하는 패리티 카운터부와;상기 패리티 카운터레지스터로부터 출력된 패리티신호를 정렬하여 기준 패리티데이터로 다음 전송장치로 직렬로 전송하는 기준패리티 생성부를 포함하는 패리티 에러 검출 회로를 제공한다.

도 1은 종래의 stm-1 단위의 에러블록 검출회로의 블록도.

도 2는 본 발명 패리티 검출시의 블록도.

도 3은 본 발명 패리티 생성시의 블록도.

도 4는 본 발명 패리티 검출시의 타이밍도.

도 5는 본 발명 패리티 생성시의 타이밍도.

도 6은 본 발명 패리티 생성/검출시의 블록도.

<부호의 상세한 설명>

1 : BIP 계산부 2 : BIP 오류 검출부

3 : EB 오류 검출부 4 : 타이밍 발생부

10 : 패리티 정렬부 11 : 패리티 비교 및 에러 검출부

12 : 패리티 에러 저장부 20 : 패리티 카운터부

21 : 패리티 생성부 22 : 먹스부

30,32: 디먹스부 31 : 메인부

33: 패리티부 40: 프로세서 인터페이스 블록

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예에 대하여 상세히 설명한다.

본 발명 패리티 에러 검출 회로의 실시예는 도 2에 도시된 바와같이

인가되는 각 신호를 통해 BIP-2에 맞게 정렬하는 패리티 정렬부(1)와, 상기 패리티 정렬부(1)의 신호를 패리티 체크신호 및 입력되는 패리티 신호와 비교하는 패리티 비교/에러 검출부(11)와, 상기 검출된 에러 개수를 저장하는 패리티 에러 저장부(12)를 포함하여 구성된다.

본 발명 패리티 생성회로의 실시예는 도 3에 도시된 바와같이 각 인가신호에 대해 카운트하는 패리티 카운트부(20)와, 상기 카운트된 신호가 짝수/홀수 카운트인가를 확인하는 패리티 생성부(21)와, 상기 패리티 생성부(21)의 확인된 신호를 먹스(MUX)하여 BIP-2 즉, 하나의 신호에 2개의 패리티신호가 포함되는 방식의 신호규격에 맞도록 출력하는 먹스부(22)로 구성된다.

여기서, 상기와 같은 본 발명의 패리티 생성/검출 블록의 일실시예를 도 6을 참고로 살펴보면, 수신된 전송데이터(RX_DATA) 및 기준 패리티데이터(RX_PARITY)를 디먹싱하여 각각 출력시키는 제1 DMUX(30)와, 상기 제1 DMUX(30)로부터 출력된 채널별 프레임 데이터를 해당 목적지로 전송함과 더불어 일부 프레임 신호를 분리 출력하는 메인블록부(31)와, 상기 메인블록부(31)로부터 출력된 채널별 프레임 데이터를 디먹싱하여 해당 목적지로 전송하는 제2 DMUX(32)를 포함하는 먹스부(22)와;상기 제1 DMUX(30)에 의해 분리출력된 외부시스템으로부터 인가된 기준 패리티 데이터를 수신하여 저장하는 패리티 레지스터(33)와,상기 메인블록부(31)에 의해 분리된 채널별 프레임신호중에서 패리티신호만을 분리하여 출력하는 패리티검출레지스터(34)와, 상기 패리티검출 레지스터(34)에 의해 검출된 패리티신호를 저장하는 검출 레지스터(35)를 포함하는 패리티 정렬부(10)와;상기 패리티 정렬부(10)의 검출 레지스터(35)에 저장된 실제 프레임중의 패리티신호와 패리티 레지스터(33)의 기준 패리티 데이터를 비교하여 에러 및 정상판별신호를 출력하는 패리티판별 레지스터(36)를 포함하는 패리티 비교/에러 검출부(11)와;상기 패리티 비교/에러 검출부(11)의 패리티 판별 레지스터(36)의 출력중 에러판별신호만을 저장하는 패리티 에러레지지스터(37)와, 상기 패리티 에러레지스터(37)의 에러판별신호의 개수를 카운트하여 출력하는 에러 카운터(38)와, 상기 패리티 판별 레지스터(36)의 출력중 정상판별된 프레임 채널만을 저장하는 채널프레임 레지스터(39)를 포함하는 패리티 에러 저장부(12)와;상기 에러카운터(38)와 채널프레임 레지스터(39)로부터 각각 출력되는 신호를 분석하여 전송에러를 결정처리함과 더불어 패리티 생성기능을 제어하는 프로세서 인터페이스블록(40)과;상기 메인블록부(31)로부터 분리된 채널별 프레임신호를 계산하여 패리티를 생성하는 패리티 카운터레지스터(41)를 포함하는 패리티 카운터부(20)와;상기 패리티 카운터레지스터(41)로부터 출력된 패리티신호를 정렬하여 기준 패리티데이터로 다음 전송장치(도시안됨)로 직렬로 전송하는 기준패리티 생성부(42)를 포함하는 패리티 생성부(21)로 이루어진다.다음에는 상기와 같은 본 발명의 작용, 효과를 설명한다.

패리티 에러 검출 블록(10)(11)(12)과 패리티 생성 블록(20)(21)(22)으로 구성되고, 상기 패리티 에러 검출 블록(10)(11)(12)은 인가되는 각 신호를 가지고 BIP-2에 맞게 정렬하고 저장한 후 그 신호를 패리티를 체크하는 블록과 입력으로 들어오는 패리티신호와 비교하여 에러 개수를 검출하는 블록을 나누어진다.

상기 패리티 생성블록(20)(21)(22)은 각 신호에 대해 카운트하여 그 신호가 짝수(even)/홀수(odd) 패리티인가를 확인하는 블록과 확인된 신호를 먹스(MUX)하여 BIP-2에 맞게 내보내는 블록으로 구성된다.

패리티 검출과정은 도 4 및 도 6과 같이 n개의 입력신호가 패리티 검출 블록에 입력으로 인가되고, 수신쪽의 패리티 신호가 들어오면 n개의 신호에 대해서 클록을 기준으로 한 프레임 당 신호인 짝수/홀수 패리티를 검출한다.

검출된 각 신호의 패리티는 수신쪽 패리티 신호와 비교하여 에러 개수를 카운트하며, 이때 검출된 각 신호들과 수신쪽 패리티 신호들의 차이는 도 3고 같이 프레임 펄스가 차이나기 때문에 검출된 신호를 레지스터에 저장하여 하나의 펄스 프레임신호가 지난 후에 수신쪽 패리티와 비교한다.

상기 비교과정에 검출한 신호의 패리티와 수신쪽 패리티가 불일치하는 경우 에러 카운트를 하나씩 증가시켜 에러 카운트 레지스터에 저장하며, 에러 레지스터는 외부에 의해 읽을 수 있어 패리티 에러 개수를 확인할 수 있다.환언하면, 상기 제1 DMUX(30)는 프로세서 인터페이스블록(40)의 제어에 따라 외부장비로부터 도 4에 도시된 바와같이 RX_FP신호의 상승펄스를 시작점으로 하여 다양한 채널(AU 데이터)로 수신된 전송데이터(RX_DATA) 및 기준 패리티데이터(RX_PARITY)를 디먹싱하여 메인블록부(31)와 패리티정렬부(10)의 패리티 레지스터(33)로 각각 출력시킨다. 그러면, 상기 메인블록부(31)는 상기 제1 DMUX(30)로부터 출력된 채널별 프레임 데이터를 제2 DMUX(32)로 출력함과 더불어 일부 프레임 신호를 분리하여 패리티 정렬부(10)의 패리티검출레지스터(34)로 출력시킨다. 이때 상기 먹스부(22)의 제2 DMUX(32)는 상기 메인블록부(31)로부터 출력된 채널별 프레임 데이터를 디먹싱하여 해당 목적지로 전송한다.한편, 상기 패리티 레지스터(33)는 제1 DMUX(30)에 의해 분리출력된 외부시스템으로부터 인가된 기준 패리티 데이터를 수신하여 저장한 다음 패리티 판별레지스터(36)으로 전송한다. 이와동시에 패리티검출 레지스터(34)는 상기 메인블록(31)에 의해 분리된 채널별 프레임신호중에서 포함된 실제 패리티신호만을 분리하여 검출 레지스터(35)로 로드시킨다. 그러면, 상기 검출레지스터(35)는 상기 패리티검출 레지스터(34)에 의해 검출된 패리티신호를 저장한 다음 그 저장된 패리티신호를 패리티 판별 레지스터(36)로 로드시킨다.따라서, 상기 패리티 비교/에러 검출부(11)의 패리티판별 레지스터(36)는 상기 패리티 정렬부(10)의 검출 레지스터(35)에 저장된 실제 프레임중의 패리티신호와 패리티 레지스터(33)의 기준 패리티 데이터를 비교하여 에러 및 정상판별신호 예컨대, 기준 패리티 데이터가 홀수라면 현재의 패리티값이 이 홀수와 일치하면 정상으로 판단하여 그 결과신호를 채널프레임 레지스터(39)로 출력하고, 반면에 짝수일 경우 에러로 판단하여 그 결과신호를 패리티 에러레지스터(37)로 로드시킨다.그러면, 패리티 에러레지스터(37)는 상기 패리티 비교/에러 검출부(11)의 패리티 판별 레지스터(36)의 출력중 에러판별신호만을 저장한 다음 그 저장된 에러신호를 에러카운터(38)로 로드시킨다. 그리고, 상기 에러카운터(38)는 상기 패리티 에러레지스터(37)의 에러판별신호의 개수를 카운트한 다음 그 카운트신호를 프로세서 인터페이스블록(40)으로 출력시킨다. 또한, 상기 채널프레임 레지스터(39)도 상기 패리티 판별 레지스터(36)의 출력중 정상판별된 프레임 채널만을 저장한 다음 그 결과신호를 프로세서 인터페이스블록(40)으로 출력시킨다.그러면, 상기 프로세서 인터페이스블록(40)은 상기 에러카운터(38)와 채널프레임 레지스터(39)로부터 각각 출력되는 신호를 분석하여 전송에러를 결정처리한다.

한편, 패리티 생성과정을 보면 패리티 에러 검출과정과 비슷한데, 패리티 생성 블록에 들어오는 m개의 신호에 대해 패리티 카운트를 가지고 각각 패리티 체크를 한후 발신쪽 패리티 신호를 도 5 및 도 6과 같이 출력신호로 하기위해 체크한 신호를 레지스터에 저장한 후 하나의 프레임 펄스 후에 BIP-2로 내보낸다.즉, 상기 패리티 카운터부(20)의 패리티 카운터레지스터(41)는 프로세서 인터페이스블록(40)의 제어에 따라 메인블록부(31)로부터 분리출력된 도 5에 도시된 바와같이 SYS_FP신호의 상승펄스를 시작점으로 하여 다양한 채널(AU 데이터)의 전송데이터(TX_DATA)를 계산하여 패리티를 생성하여 기준패리티 생성부(42)로 출력한다. 그러면, 상기 기준패리티 생성부(42)는 상기 패리티 카운터레지스터(41)로부터 출력된 패리티신호를 정렬하여 기준 패리티데이터로 다음 전송장치(도시안됨)로 직렬로 전송한다.

이상에서 설명한 바와 같이 본 발명에 의하면, 전송채널에 대한 오류를 검출하여 오류를 평가할 수 있으며, 다른 전송채널을 평가할 수 있는 패리티를 생성하여 주므로써 시스템 전체에 대한 안정성을 높여줄 수 있는 효과가 있다.

Claims

BIP-2 방식의 프레임신호를 송수신하는 전송시스템의 패리티에러검출회로에 있어서,

상기 수신된 기준 패리티 데이터를 수신하여 저장하는 패리티 레지스터와, 상기 분리된 채널별 프레임신호중에서 패리티신호만을 분리하여 출력하는 패리티검출 레지스터와, 상기 패리티검출 레지스터에 의해 검출된 패리티신호를 저장하는 검출 레지스터로 구성되는 패리티 정렬부와;

상기 패리티 정렬부의 검출 레지스터에 저장된 실제 프레임중의 패리티신호와 패리티 레지스터의 기준 패리티 데이터를 비교하여 에러 및 정상판별신호를 출력하는 패리티 비교/에러 검출부와;

상기 에러카운터와 채널프레임 레지스터로부터 각각 출력되는 신호를 분석하여 전송에러를 결정처리함과 더불어 패리티 생성기능을 제어하는 프로세서 인터페이스블록과;

상기 분리된 채널별 프레임신호를 계산하여 패리티를 생성하는 패리티 카운터부와;

상기 패리티 카운터레지스터로부터 출력된 패리티신호를 정렬하여 기준 패리티데이터로 다음 전송장치로 직렬로 전송하는 기준패리티 생성부를 포함하는 것을 특징으로 하는 패리티 에러검출 및 생성 회로.
제1항에 있어서, 상기 먹스부는 수신된 전송데이터(RX_DATA) 및 기준 패리티 데이터(RX_PARITY)를 디먹싱하여 각각 출력시키는 제1 DMUX와, 상기 제1 DMUX로부터 출력된 채널별 프레임 데이터를 해당 목적지로 전송함과 더불어 일부 프레임 신호를 분리 출력하는 메인블록부와, 상기 메인블록부로부터 출력된 채널별 프레임데이터를 디먹싱하여 해당 목적지로 전송하는 제2 DMUX를 포함하는 것을 특징으로 하는 패리티 에러검출 및 생성회로.
제1항에 있어서, 상기 패리티 에러 저장부는 상기 패리티 비교/에러 검출부의 패리티 판별 레지스터의 출력중 에러판별신호만을 저장하는 패리티 에러레지지스터와, 상기 패리티 에러레지스터의 에러판별신호의 개수를 카운트하여 출력하는 에러 카운터와, 상기 패리티 판별 레지스터의 출력중 정상판별된 프레임 채널만을 저장하는 채널프레임 레지스터를 포함하는 것을 특징으로 하는 패리티 에러검출 및 생성회로.