KR100226449B1 - Stm-n 신호의 m1 바이트 전달회로 - Google Patents

Abstract

본 발명은 STM-N 동기식 광전송 시스템의 수신국에서 전송 오류 상태를 송신국으로 전달하기 위한 M1바이트 전달회로에 관한 것으로서, 종래의 M1바이트 처리기술은 미비하고 다중화기와 역다중화 기간의 M1바이트 전송시 M1바이트가 정상적으로 전달되었는지 판단하는 방식이 제안되지 않은 문제가 있으므로 상기 문제를 해결하기 위해 본 발명은, 수신국의 다중화기에서 검출된 BIP를 근거로 생성한 M1바이트를 직렬신호로서 다중화기로 전달 및 M1바이트 전달시 발생가능한 오류를 검출하는 방식을 제공하여 오류검출을 위해 역다중화기에서 8비트로 부호화된 M1바이트만을 다중화기로 전달하면 다중화기에서 수신된 M1바이트를 병렬 로딩한 후 다시 2진 합산하여 역다중화기에서 보내온 짝수 패리티비트와 비교하여 역다중화기와 다중화기간의 M1바이트 전송시 오류 발생을 검출하고 검출된 오류는 성능평가에 활용함으로써 SRM-N 시스템 적용을 통해 M1바이트 전달시 발생할 수 있는 전송오류를 평가할 수 있고 서로 다른 클럭소스를 사용하는 역다중화기와 다중화기간의 신호전송을 정상적으로 할 수 있는 회로를 제공함으로써 광전송 시스템의 구축을 용이하게 할 수 있으며 STM-N 신호에 모두 공통적으로 적용이 가능한 효과를 가진다.

Description

STM-N 신호의 M1 바이트 전달회로

본 발명은 동기식 전송 시스템에서 시스템의 대국 성능감시용 M1 바이트에 관한 것으로서, 종래에는 상대적으로 M1 바이트 처리에 관한 기술이 미비하고, 특히 역다중화기와 다중화기간의 M1 바이트 전송시 M1 바이트가 정상적으로 전달되었는가를 판단하도록 하는 방법은 제안되지 않았다.

도 1은 종래의 두 개의 지점간의 신호 전송 및 원격 오류 검출 방식을 나타낸 도면이다.

상기 방식은 A지점부(100)와 B지점부(200) 간의 정보 전달 체계에 관한 것이다.

상기 A지점부(100)의 다중화기는 n개의 STM-1 신호를 다중화하고 STM-N 신호를 다중화하여 STM-N 신호를 형성한다.

상기 신호는 광전 변환기를 거쳐 B지점부(200)로 전송된다.

상기 B지점부(200)에서는 수신된 STM-N 신호를 n개의 STM-1으로 역다중화하며 동기식 프레임에 정의된 B2 바이트를 이용하여 BIP 오류를 검출한다.

상기 검출된 오류 갯수는 ITU-Y 권고안에 의하여 8 비트 M1 바이트로 부호화된 후 동일 지점에 있는 다중화기 (120)로 전달된다.

상기 B지점부(200)의 다중화기(120)는 역다중화기(130)로부터 전달된 M1 바이트와 n개의 STM-1 신호를 다중화하여 다시 A지점부(100)로 전송된다.

A지점부(100)에서는 상기 역다중화기(130)를 통해 M1 바이트를 검출함으로써 대국인 B지점부(200)에서 전송 오류 유무를 확인할 수 있다.

상기 B지점부(200)에서 역다중화기(130)와 다중화기(120)간의 M1 바이트 전달시에는 역다중화기(130)와 다중화기(120)가 서로 다른 유니트에 존재할 수 있으며, 또한 역다중화기(130)에서는 수신된 신호로부터 추출한 클럭을 사용하고 다중화기(120)에서는 또 다른 클럭 소스를 이용하기 때문에 다중화기(120)와 역다중화기(130)의 클럭은 주파수가 동일하더라도 위상까지 동일하지 않기 때문에 M1 바이트를 전달할 시 오류가 발생할 수 있다.

상기한 M1 바이트 전달 오류를 검출하기 위해서 상기 역다중화기(130)에서는 BIP를 이용하여 생성된 8비트의 M1 바이트를 그대로 다중화기(120)로 전달하지 않고 8비트를 2진 합산한 짝수 패리티를 추가하여 총 9비트의 값을 다중화기(120)로 전달한다.

상기 다중화기(120)에서는 상기 역다중화기(130)로부터 전달되는 9비트의 값을 받아 M1 바이트에 해당하는 8비트는 다중화시키고 이를 2진 합산하여 역다중화기(130)에서 보낸 짝수 패리티 비트와 비교한다.

비교값이 1인 경우에는 오류가 존재하고 0인 경우에는 오류가 존재하지 않는다고 판단한다.

한편, 상기 언급한 바와 같이 다중화기(120)와 역다중화기(130)는 서로 소스가 다른 클럭을 사용하기 때문에 M1 바이트 전달시 이를 고려하여 상기 역다중화기(130)에서 M1 바이트를 전달하는 시점에서 다중화기(120)가 M1 바이트를 동시에 로딩하지 않도록 할 필요가 있다.

이를 위해 상기 다중화기(120)에서는 2개의 서로 다른 위치에 있는 로딩 신호를 만들어 어떤 하나의 로딩 신호가 만일 역다중화기(130)가 M1 바이트를 전달하는 시점에서 발생하면 다른 쪽의 로딩 신호를 사용하게 함으로써 클럭간의 위상차이에 의한 오류를 방지하도록 한다.

본 발명을 통하여 동기식 광전송 시스템에서 수신국의 BIP 오류 상태를 다시 송신국으로 전달하여 주기 위한 M1 바이트 처리시 역다중화기와 다중화기간의 M1 바이트 전달 오류를 측정할 수 있는 수단을 제공함으로써 보다 신뢰성 있는 M1 바이트 처리를 가능하게 한다.

제1도는 종래의 두 개 지점간의 신호 전송 및 원격 오류 검출 방식을 나타낸 도면,

제2도는 본 발명에 따른 M1 바이트 송신 및 수신 방식을 나타낸 도면,

제3도는 본 발명에 따른 타이밍 다이아그램을 나타낸 도면.

도면의 주요부분에 대한 부호의 설명

100 : A-지점부 200 : B-지점부

110 : 클럭 소스부 120 : 다중화기

130 : 역다중화기 141 : E/O부

150 : O/E부 160 : 원격 오류 검출부

200 : 역다중화기 300 : 다중화기

400 : 제 1 배타적 논리합 게이트부(U1)

500 : 쉬프트 레지터부(U2) 600 : 병렬신호 출력부(U3)

700 : 제 2 배타적 논리합 게이트부(U4)

800 : 제 3 배타적 논리합 게이트부(U5)

900 : D-플립플롭부(U6) 1000 : 신호 선택부 (U7)

1100 : 레지스터부(U8)

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 M1 바이트 송신 및 수신 방식을 나타낸 도면이다.

상기 방식에서 U2(500)는 병렬 로딩기능을 가진 9비트 쉬프트 레지스터를 구성한다.

상기 U2(500)의 입력 LOAD 신호가 0이면 U2의 입력 P[0 : 8]에 연결된 9개의 신호가 병렬 로딩된다.

그리고 상기 U2(500)의 입력 EN 신호가 0이면 U2는 쉬프트 레지스터로 동작하며 그 순서는 병렬 로딩된 P0 - P1 - P2 - P3 - P4 - P5 - P6 - P7 - P8의 순서로 상기 U2(500)의 출력 Q를 통해 출력된다.

상기 U2(500)의 입력 EN 신호가 1이면 출력 Q는 변하지 않는다.

상기 U2(500)의 입력신호 EN은 9 비트 전송을 위하여 9 비트 동안 0이 되는 신호이다.

다음 U3(600)는 하나의 직렬 입력 신호를 9병렬 신호로 출력한다. 상기 U3(600)의 입력 EN 신호가 0이면 U3(600)의 입력 D는 Q0 - Q1 - Q2 - Q3 - Q4 - Q5 - Q6 - Q7 - Q8의 순서로 저장된다.

또한 상기 U3(600)의 입력 EN신호가 1이면 출력 Q[0 : 8]은 변하지 않는다.

상기 U8(1100)은 8개의 비트를 저장하는 8비트 레지스터로서 입력 LOAD신호가 0이면 입력 P[1 : 8]가 출력 Q[1 : 8]으로 각각 로딩되며 1이면 출력 신호는 변하지 않는다.

먼저, 상기 역다중화기(200)는 수신된 STM-N 신호로부터 BIP 오류를 검출한 후 ITU-T 권고안에 의한 방식대로 M1 바이트 값을 8비트로 부호화시킨다.

상기 8비트 부호화된 M1 바이트 값은 상기 U2(500)의 8개 병렬 입력 P[1 : 8]에 연결되고 8비트 배타적 논리합 게이트인 상기 U1(400)의 8개 입력에 각각 연결되고, 상기 U1(400)의 출력은 상기 U2(500)의 입력 P0에 연결된다.

상기 U1(400)의 출력 값은 바로 8비트 M1 바이트 값을 2진 합산한 짝수 패리티 값이 된다.

상기 U2(500)의 입력 LOAD와, EN 및 CK 신호는 역다중화기(200)에서 생성된 LOAD와, EN 과, CK 출력신호를 각각 연결하며 타이밍은 도 3에 나타낸 바와 같다.

상기 CK 출력 신호는 수백 ㎑ 정도의 속도로 출력된다.

그리고 상기 U2(500)의 출력신호 Q는 대국으로서의 전송을 위하여 상기 U3(600)의 입력 D에 연결된다. 상기 역다중화기(200)의 출력신호 CK는 반전되는 상기 U3(600)의 입력 클럭 신호에 연결된다.

또한 상기 역다중화기(200)의 출력 신호 EN 은 리타이밍된 후 U3(600)의 입력 EN 에 연결되어 U3(600)를 인에이블시키는 신호로 사용되며 다중화기(300)에서의 위상을 맞추기 위한 제어 신호를 만들기 위하여 U6(900)으로 표기된 D-플립플롭부(900)의 입력에 연결된다.

상기 U3(600)의 입력 신호 EN 이 0인 동안 저장된 9비트 출력중 Q[1 : 8]은 U8(1100)의 각 입력 P[1 : 8]과 8비트 배타적 논리합 게이트인 U4(700)의 8개의 입력에 각각 연결된다.

상기 U4(700)의 출력은 U5(800)로 표시된 배타적 논리합 게이트의 한 입력에, 그리고 다중화기(300)에서 보내온 짝수 패리티 비트에 해당하는 U3(600)의 출력 Q0는 U5(800)로 표시된 배타적 논리합 게이트의 다른 한 입력에 연결된다.

따라서, 상기 U5(800)는 M1 바이트를 다중화기(300)가 정상적인 수신을 하였는가를 판정한다.

상기 U5(800)의 출력은 2 : 1 신호 선택기 U7(1000)의 출력으로 리타이밍되어 최종 출력으로 나간다.

그리고 상기 U3(600)의 8개 출력 Q[1 : 8]은 상기 U8(1100)의 입력 LOAD 신호가 O 일 때 상기 U8(1100)에 저장되며 이 신호는 다중화기(300)에서 M1 바이트 시간에 다중화되어 대국으로 전송된다.

상기 언급했듯이 역다중화기(200)와 다중화기(300)는 서로 다른 클럭을 소스로 하기 때문에 역다중화기(200)에서 M1 바이트를 전달하는 시간과 다중화기(300)에서 M1 바이트를 다중화하는 시간은 서로 아무런 관계가 없기 때문에 그 시간 관계는 정확히 예측할 수 없다.

따라서 상기 다중화기(300)에서 M1 바이트를 다중화하는 시점에서 역다중화기(200)가 M1 바이트를 전달하면 다중화시에 오류가 발생할 수 있다.

상기 오류를 방지하기 위해서 상기 다중화기(300)에서는 U8(1100)의 LOAD 신호를 생성할 때 LOAD1과, LOAD2 의 2개 신호를 만들어 이를 선택하여 사용하도록 한다.

도 3은 본 발명에 따른 타이밍 다이아그램을 나타낸 도면이다.

상기 타이밍 다이아그램에서 역다중화기(200)가 M1 바이트를 전달하는 시점은 EN이 0인 시간이 된다.

그리고 다중화기(300)가 M1 바이트를 병렬로 로딩하는 시간은 LOAD1이나 LOAD2가 0인 시점이 된다.

상기 LOAD1으로 U3(600)의 입력 신호 EN을 읽어 0가 되면 LOAD2를 상기 U8(1100)의 LOAD 신호로 사용하고 1이 되면 LOAD1을 그대로 사용함으로써 역다중화기(200)가 M1 바이트를 전달하는 시점과 다중화기(300)에서 M1 바이트를 다중화하는 시점이 같은 시점에서 발생하지 않도록 한다.

본 발명을 STM-N 시스템에 적용함으로써 M1 바이트 전달시에 발생할 수 있는 전송 오류를 평가할 수 있고, 서로 다른 클럭 소스를 사용하는 역다중화기와 다중화기간의 신호 전송을 정상적으로 할 수 있는 방식 및 회로를 제공함으로써 최근에 개정된 국제 표준안을 사용하는 광전송 시스템의 구축을 용이하게 할 수 있으며 상기 방식은 STM-N 신호에 모두 공통적으로 적용이 가능한 효과가 있다.

본 발명은 SYM-N 광전송 시스템에서 대국 성능감시용으로 사용되는 M1 바이트를 효율적으로 송수신하고 송수신시의 오류를 평가할 수 있는 회로 및 방식을 제공하는 것을 목적으로 한다.

Claims (4)

1. 동기식 광전송 시스템의 수신국 BIP 오류 상태를 송신국으로 전달하기 위한 M1 바이트 처리시 역다중화기와 다중화기간의 M1 바이트 전달 오류를 측정할 수 있는 M1 바이트 전달에 있어서, 병렬 로딩 기능을 가진 쉬프트 레지스터를 구성하여 입력 신호에 따라 연결된 신호를 병렬로 로딩하는 쉬프트 레지스터부(U2)와, 하나의 직렬 입력 신호를 병렬 신호로 출력하는 병렬신호 출력부(U3)와, 상기 병렬신호 출력부의 출력 신호중 배타적 논리합 게이트인 다수개의 입력에 연결되는 제 2 배타적 논리합 게이트(U4)와, 상기 제 2 배타적 논리합 게이트부(U4)의 출력은 배타적 논리합 게이트의 한 입력과 그리고 상기 병렬신호 출력부(U3)의 출력과 연결하는 제 3 배타적 논리합 게이트부(U5)와, 상기 역다중화기의 출력신호를 인에이블시키고 다중화기의 위상을 맞추기 위한 제어 신호를 만들기 위한 D-플립플롭 입력부(U6)와, 상기 논리합 게이트부(U5)의 출력신호를 리타이밍시키는 신호 선택부(U7)와, 상기 병렬신호 게이트부(U3)의 일정 비트의 출력 신호와 상기 신호 선택기의 신호를 입력받아 입력 LOAD 신호에 따라 다중화기로 전송하는 레지스터부(U8)를 포함하여 구성되는 것을 특징으로 하는 STM-N 신호의 M1 바이트 전달회로.
2. 제1항에 있어서, 상기 동기식 광전송 시스템의 수신단에서 검출한 전송오류를 송신단으로 전송하기 위해 규정된 M1 바이트 신호를 병렬로딩 기능을 가진 쉬프트 레지스터를 이용하여 직렬화시킴으로써 역다중화기와 다중화기간의 신호 접속을 M1 바이트 출력신호 및 클럭신호로 단순화한 것을 특징으로 하는 STM-N 신호의 M1 바이트 전달회로.
3. 제1항에 있어서, 상기 M1 바이트 전달시 여분의 한 개 비트를 이용하여 수신단에서 M1 바이트 신호가 정상인지 아닌지를 판단할 수 있도록 U1,U2,U3,U4,U5로 구성된 것을 특징으로 하는 STM-N 신호의 M1 바이트 전달회로.
4. 제1항에 있어서, 상기 역다중화기와 다중화기간의 위상차이를 판별하여 다중화기에서의 로딩신호를 바꾸어 줌으로써 정상적인 M1 바이트 로딩을 보장하도록 하는 U6와 U7을 포함하여 구성된 것을 특징으로 하는 STM-N 신호의 M1 바이트 전달회로.