KR0129608B1

KR0129608B1 - 분기 결합 제어장치

Info

Publication number: KR0129608B1
Application number: KR1019940035749A
Authority: KR
Inventors: 이상훈; 고정훈; 김종호; 전경규
Original assignee: 양승택; 한국전자통신연구원; 조백제; 한국전기통신공사
Priority date: 1994-12-21
Filing date: 1994-12-21
Publication date: 1998-04-14
Also published as: US5528580A; FR2728747B1; KR960027652A; FR2728747A1

Abstract

본 발명은 서쪽 및 동쪽에서 입력되는 데이터를 수신하는 서쪽 및 동쪽 데이터 입력수단(3,9); 종속부(Tributary Unit)로부터 입력되는 테이터들의 위상을 정렬 시키는 프레임 위상 정렬 수단(7); 상기 프레임 위상 정렬 수단(7)으로 입력되는 데이터를 프로세서의 제어에 의해 결정된 동작 모드에 따라 상위 방향으로 출력 시키는 결합 데이터 제어 수단(6); 상기 서쪽 및 동쪽 데이터 입력수단(3,9)와 결합 데이터 제어 수단(6)으로부터 입력되는 데이터를 프로세서의 제어에 의해 결정된 동작 모드에 따라 하위 방향으로 출력 시키는 분기 데이터 제어 수단(5); 프로세서의 제어에 의해 결정된 동작 모드에 따라 서쪽 및 동쪽으로 데이터를 출력 시키는 서쪽 및 동쪽 데이터 출력 제어 수단(1,18); 출력 데이터를 분기(drop), 결합(add), 통과(through), 루우프백(loop back) 데이터들중 하나로 선택 제어하고 칩의 동작 모드를 제어하는 프로세서 인터페이스 수단(4); 종속부로부터 입력되는 프레임 싱크 신호(AFS)를 체크하여 AIS(Alarm Indication signal)삽입 여부를 결정하는 AIS 삽입 제어 수단(10)를 구비하는 것을 특징으로 하는 분기 결합 제어장치에 관한 것으로, 본 발명의 분기 결합 제어장치가 적용되는 SDH STM-16 광전송시스템은 전송로의 망 구성 따라 시스템을 가연성 있게 적응 시킬 수 있고, 아울러 링 구성에 의한 라인 절체 및 링 스위치 루우프백이 가능하기 때문에 통신장애나 단선과 같은 통신 선로상의 치명적인 장애가 발생하여도 자기회복에 의한 시스템의 생존성을 유지 시키는 효과가 있다.

Description

분기 결합 제어장치

제1도 및 제2도는 종래의 전송로 네트워크의 개략적인 구성도.

제3도는 본 발명에 따른 분기 결합 제어장치의 구성도.

제4도는 제3도의 데이터 입력부의 세부 구성도.

제5도는 제3도의 데이터 출력 제어부의 세부 구성도.

제6도는 제3도의 분기(Drop) 데이터 제어부의 세부 구성도.

제7도는 제3도의 결합(Add)) 데이터 제어부의 구성도.

제8도는 제3도의 AIS 삽입 제어부의 세부 구성도.

제9도는 제3도의 프로세서 인터페이스부의 세부 구성도.

제10도는 제3도의 프레임 위상 정렬부의 세부 구성도.

* 도면의 주요부분에 대한 부호의 설명

2,8 : 데이터 출력 제어부 3,9 : 데이터 입력부

4 : 프로세서 인터페이스부 5 : 분기 데이터 제어부

6 : 결합 데이터 제어부 7 : 프레임 위상 정렬부

10 : AIS 삽입제어부

본 발명은 분기 결합 제어(Add-Drop Control) 장치에 관한 것으로, 특히 동기식 디지탈 제어장치인 SDH(Synchronous Digital Hierarchy) STM-16(Synchronous Transfer Mofulr-16)광전송 시스템의 가연성(flexibility), 신뢰성(reliability) 및 자기회복(self-healing) 기능에 의한 생존성(survivability)을 향상시키는 분기 결합 제어장치에 관한 것이다.

제1도 및 제2도는 동기식 디지탈 전송장치가 적용되는 종래의 전송로 네트워크(network)의 개략적인 구조를 나타낸 것으로, 제1도에 도시된 바와 같이 종래의 전송로 네트워크는 다수의(TM : Terminal Multiplexer) 및 ADM(Add-Drop Multiplexer)으로 구성되는 선형 체인(linear chain)구조를 가지고 있었다.

따라서, 상기와 같은 선형 체인 구조의 네트워크는 임의의 노드(node)간, 예를들어 노드(node) A,B간의 화이버의 단선(fiber cut)또는 실패(failure)와 같은 선로장애가 발생하는 경우에 노드A와 노드B,C,D간의 통신은 완전히 두절된다는 단점을 가지고 있었다.

상기와 같은 단점을 극복하기 위해 선로장애 발생시 제2도와 같은 링(Ring)구조의 전송로 네트워크를 사용하여 경로 절체(Path Switching), 라인 절체(Line Switching) 및 루우프백(Loop Back) 등을 수행하여 전송 데이터를 회복하므로서 자기 회복(self-healing) 및 생존성(survivability)을 향상시킬수 있었다.

그러나, 상기와 같이 전송 시스템에 신호 경로가 서로 상이한 단국, 선형 ADM, 경로 절체링(Path Switching Ring), 라인 절체링(Line Switching Ring) 및 루우프백(Loop back) 등을 각각 적용하기 위해서는 신호 경로들이 서로 연결되는 시스템의 마더보드(Mother board)를 각 네트워크의 구성에 따라 교체 하거나, 하나의 마더보드로 구성하였다 하더라도 신호 연결 케이블링(cabling)을 바꾸어 주어야 하는 문제점이 있었다.

이에, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 마이크로프로세서(microprocessor)를 이용하여 종속신호(AU32, Administrative Unit 32)들의 분기 결합(Add-Drop)을 제어하므로서 동기식 디지탈 전송 시스템인 SDH(Synchronous Digital Hierarchy) STM-16(Synchronous Transfer Mofulr-16)광전송 시스템의 가연성(flexibility), 신뢰성(reliability) 및 자기회복(self-healing) 기능에 의한 생존성(survivability)을 향상 시키는 분기 결합 제어장치를 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 외부부터 입력되는 데이터를 수신하는 데이타 입력수단; 외부의 종속부(Tributary Unit)로부터 입력되는 데이타들의 위상을 정렬하는 프레임 위상 정렬수단; 상기 프레임 위상 정렬수단의 출력 데이터를 프로세서의 제어에 의해 설정된 동작 모드에 따라 상위 방향으로 출력하는 결합 데이타 제어 수단 ; 상기 데이타 입력수단과 상기 데이터 제어수단의 출력 데이타를 상기 프로세서의 제어에 의해 설정된 동작 모드에 따라 하위 방향으로 출력하는 분기 데이타 제어수단; 상기 데이타 입력수단과 상기 결합 데이타 제어수단의 출력 데이타를 프로세서의 제어에 의해 설정된 동작 모드에 따라 외부로 출력하는 데이타 출력 제어 수단; 및 외부의 종속부로부터 입력되는 프레임 싱크 신호(AFS)를 체크하여 AIS(Alarm Indication Signal)의 삽입 여부를 결정하고, 그에따른 AIS 신호를 상기 결합 데이타 제어수단으로 출력하는 AIS 삽입 제어수단을 구비하는 것을 특징으로 한다.

이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 분기 결합 제어장치의 구성을 나타낸 것으로, 서쪽 데이타 입력부(3)는 24 채널의 AU32(51,84Mbps) 서쪽 입력 데이타 신호(12)를 입력받아 기준클럭(RCLK)에 따라 리타이밍하여 대국( Remote) 루우프백 데이타 신호(19), 동쪽으로의 통과 데이타 신호(20) 및 분기 데이타 신호(21)를 각각 출력한다.

동쪽 데이타 입력부(9)도 24채널의 AU32 동쪽 입력 데이타 신호(17)를 입력받아 기준클럭(RCLK)에 따라 리타이밍하여 대국( Remote) 루우프백 데이타 신호(29), 서쪽으로의 통과 데이타 신호(28) 및 분기 데이타 신호(27)를 각각 출력한다.

한편, 프레임 위상 정렬부(7)은 외부로부터 위상이 조금씩 다른 24채널의 결합 데이타 신호(15)를 입력받아 정렬한 후, 프레임 위상 정렬클럭(CLK-FPA)(15)에 동기되어 출력하고, 결합 데이타 제어부(6)는 상기 프레임 위상 정렬부(7)의 출력신호(26)를 입력받아 프로세서 인터페이스부(4)의 시스템 구성 데이타(configuratin date) 신호(22)에 의해 설정된 경로를 통해 자국(local) 루우프백 데이타 신호(23), 서쪽 결합 데이타 신호(24) 및 동쪽 결합 데이나 신호(25)를 각각 출력한다.

분기 데이타 제어부(5)는 결합데이타 제어부(6)의 자국 루우프백 데이타 신호(23), 서쪽 데이타 입력부(3)의 분기 데이타 신호(21) 및 동쪽 데이타 입력부(9)의 분기 데이타 신호(27)를 입력받아 프로세서 인터페이스부(4)의 시스템 구성 데이타 신호(22)에 의해 설정된 경로를 통해 분기 데이타 신호(14)를 출력한다.

서쪽 데이타 출력 제어부(2)는 대국 루우프백 데이타 신호(19), 동쪽으로부터의 통과 데이타 신호(28) 및 결합데이타 제어부(6)의 결합데이타 신호(24)를 입력받아 프로세서 인터페이스부(4)에 의해 설정된 경로를 통해 출력한다.

동쪽 데이타 출력 제어부(8)도 대국 루우프백 데이타 신호(29), 서쪽으로부터의 통과 데이타 신호(20),결합데이타 제어부(6)의 결합데이타 신호(25)를 입력받아 프로세서 인터페이스부(4)에 의해 설정된 경로를 통해 출력한다.

한편, AIS(Alarm Indication Signal)삽입 제어부(10)는 외부로부터 입력되는 결합 프레임 싱크(Add Frame Sync.,AFS)신호(16)를 체크하여 AIS 삽입 여부를 결정하고, 그에 따른 AIS 제어신호(30)를 결합 데이타 제어부(6)로 출력한다.

제4도는 제3도의 데이타 입력부(3,9)의 세부 구성을 나타낸 것이다. 서쪽과 동쪽에서 입력되는 24채널의 AU32(51,84Mbps)데이타 신호들(12,17)은 플립플롭으로 구성된 데이타 리타이밍(retiming)부(41)에서 기준클럭(31)에 따라 리카이밍되어 대국 루우프백 데이타 신호(19,29), 통과 데이타 신호(20,28), 분기 데이타 신호(21,27)로 출력된다.

제5도는 제3도의 데이타 출력 제어부(2,8)의 세부 구성을 나타낸 것이다. 먼저, 멀티플렉서(multiplexer)로 구성된 통과/루우프백 선택부(51)에서는 프로세서 인터페이스부(4)의 제어에 따라 서쪽 데이타 입력부(3)에서 입력되는 통과(through) 데이타 신호(20)와 동쪽 데이타 입력부(9)에서 입력되는 루우프백 데이타 신호(29)중 하나를 선택하거나, 동쪽 데이타 입력부(9)에서 입력되는 통과 데이타 신호(28)와 서쪽 데이타 입력부(3)에서 입력되는 루우프백 데이타 신호(19)중 하나를 선택한다.

이때, 루우프백 테이타 신호들(19,29)은 화이버 단선(fiber cut)과 같은 장애 발생시, 이를 복구하기 위한 링 스위치 루우프백 데이타 신호이거나 시험용 대국(remote) 루우프백 데이타 신호가 될 수 있다.

멀티플렉서로 구성된 결합/통과 선택부(52)에서는 통과/루우프백 선택부(51)에서 선택된 데이타 신호(59)와 결합 데이타 제어부(6)에서 출력되는 서쪽 결합 데이타 신호(24) 및 동쪽 결합 데이타 신호(25)를 입력받아 프로세서 인터페이스부(4)의 선택신호(22)에 의해 선택된 데이타 신호(60)를 출력한다. 이 데이타 신호(60)들은 플립플롭으로 구성된 리타이밍부(53)에서 기준 클럭(31)에 따라 리타이밍된후 최종적으로 출력된다.

제6도는 제3도의 분기 데이타 제어부(drop data control part)(5)의 세부 구성을 나타낸 것이다.

서쪽 데이타 입력부(3)로부터 출력되는 서쪽 분기 데이타 신호(21)와 동쪽 데이타 입력부(9)로부터 출력되는 동쪽 분기 데이타 신호(27)는 각각 별개의 동작 모드 선택부(71,72)로 입력되고, 프로세서 인터페이스부(4)의 선택신호(22)는 동작 모드 선택부(71,72)로 입력되고 프로세서 인터페이스푸(4)의 선택신호(22)는 동작 모드 선택부(71,72)로 입력되어 선형 분기 결합(Linear-ADM), 단방향 경로절체 분기 결합(UPS-ADM), 2-화이버 쌍방향 라인 절체 분기 결합(BLSR/2), 여유 서비스 2-화이버(fiber) 씽방향 라인 절체 분기 결합(BLSR/2-ET)의 동작모드중 하나를 선택한다.

따라서, 멀티플랙서들로 구성된 동작 모드 선택부(71,72)는 설정된 동작모드에 따른 신호경로를 통해 서쪽 분기 테이타 신호(21)와 동쪽 분기 데이타 신호(27)를 출력하여 멀티플렉서로 구성된 서쪽/동쪽 선택부(73)로 입력한다.

한편, 서쪽/동쪽 선택부(73)도 프로세서 인터페이스부(4)의 선택신호(22)에 따라 서쪽 혹은 동쪽 데이타를 선택한 후, 멀티플랙서로 구성된 분기/루우프백 선택부(74)로 출력하며, 분기/루우프백 선택부(74)에서는 서쪽/동쪽 선택부(73)에서 선택된 분기 데이타 신호(80)와 결합 데이타 제어부(6)로부터 출력되는 자국(local) 루우프백 신호(23)를 입력받아 프로세서 인터페이스부(4)의 선택신호(22)에 따라 일측 데이타 신호를 선택한후 출력 한다.

이때, 출력된 데이타 신호(82)는 플립플롭으로 구성된 데이타 리타이밍부(75)에서 기준클럭(31)에 희해 리타이밍되어, 최종적으로 출력된다.

제7도는 제3도의 결합 데이타 제어부(6)의 세부 구성을 나타낸 것이다.

플립플롭으로 구성된 데이타 리타이밍부(94)는 프레임 위상 정렬부(7)로부터 입력되는 결합 데이타 신호(26)를 기준클럭(31)에 따라 리타이밍시킨후 결함/AIS 선택부(93)로 출력하거나 자국 루우프백 신호(23)로 출력한다.

한편, 멀티플렉서로 구성된 결합 AIS 선택부(93)에서는 프로세서 인터페이스부(4)의 선택신호(22)와 AIS 삽입 제어부(10)의 AIS 제어 신호에 따라 결합 혹은 AIS 데이타를 선택한 후, 멀티플렉서로 구성된 동작 모드 선택부(91,92)로 출력한다.

동작 모드 선택부(91,92)에서는 프로세서 인터페이스부(4)의 선택 신호(22)에 의해 선택된 선형,단방향 경로 절체, 쌍방향 라인 절체, 여유 서비스 쌍방향 라인 절체 모드에 따라 최종 결합 데이타 신호(24,25)를 서쪽 및 동쪽 출력 제어부(2,8)로 출력한다.

제8도는 제3도의 AIS(Alarm Indication Signal) 삽입 제어부(10)의 세부 구성을 나타낸 것이다.

AIS 삽입 제어부(10)는 STM-16 광전송시스템중 종속부의 카드 탈장이나 신호장애 발생시 상위단으로 AIS신호를 삽입하고, 신호 장애가 해소되면 AIS 신호를 해제시키는 역할을 수행한다.

4-비트 카운터 회로부(111,113)는 가각 125 마이크로초 마다 입력되는 결합 프레임 싱크 신호(AFS: Add Frame Sync)(15)와 기준 프레임 싱크 신호(FS_FPA)(15)를 클럭으로 사용하여 카운팅을 수행하며, 플립플롭(112)은 기준 카운터 회로부(113)가 16까지 카운팅한후 발생하는 펄스(119)를 클럭신호로 사용하여 4-비트 카운터 회로부(111)가 그때까지 카운팅한 특정 비트 값(116)인 AIS 신호를 읽어 결합 데이타 제어부(6)로 출력한다.

한편, 플리플롭(114)은 기준 카운터 회로부(113)가 매 카운팅을 종료할 때 마다 발생하는 활성 신호(121)를 입력받아 기준 프레임 싱크 신호(FS_FPA))15)에 따라 클럭킹되어 양쪽 카운터부(111,113)를 리셋 시킨다.

제9도는 제3도의 프로세서 인터페이스부(4)의 세부 구성을 나타낸 것이다.

먼저, 데이타 쓰기의 경우에 외부로부터 어드레스 및 칩 인에이블신호(13)가 어드레스 디코더(136)로 입력되면, 어드레스 디코더(136)는 어드레스 디코딩(decording)을 수행한 후, 활성(active) 신호(142)를 OR-게이트(132,135)의 일측 입력단자로 출력한다.

한편, OR-게이트(135)의 타측 입력단자와 인버어터(131)에 로우(low)값의 읽기/쓰기 제어신호(13)가 입력되면 OR-게이트(135)는 로우(low)값을 출력하여 래치회로부(133)를 인에이블(enable)시킴에 따라 래치회로부(133)는 외부로부터 입력되는 쓰기 데이타(138)를 출력단자(Q)를 통해 출력한다. 이때 3-상태(state) 버퍼(134)는 OR-게이트(132)의 출력이 하이(high)값(137)이므로 디스에이블(disable)된다.

데이타 읽기의 경우에 외부로부터 어드레스 및 칩 인에이블 신호(13)가 어드레스 디코더(136)로 입력되면, 어드레스 디코더(136)는 어드레스 디코딩(decording)을 수행한 수, 활성(active)신호(142)를 OR-게이트(132,135)의 일측 입력단자로 출력한다.

한편, OR-게이트(135)의 타측 입력단자와 이버어터(131)에 하이(high)값의 읽기/쓰기 제어신호(13)가 입력되면 OR-게이트(135)는 하이(high)값을 출력하여 래치회로부(133)를 디스에이블(disable)시키지만 3-상태(state) 버퍼(134)는 OR-게이트(132)의 출력이 로우(low)값(137)이므로 인에이블(enable)되어 래치회로부(133)의 출력단자(Q)에 유지되고 있는 데이타(143)를 읽기 데이타(144)로 출력한다.

제10도는 제3도의 프레임 위상 정렬부(7)의 세부 구성을 나타낸 것이다.

외부로부터 입력되는 결합 데이타 및 프레임 싱크 신호(FS)들은 같이 입력되는 결합클럭(CLK)(15)에 의해 플립플롭으로 구성된 리타이밍부(156)에서 리타이밍되어 역다중화부(154)로 출력(162)된다.

한편, 쉬프트 레지스터 및 플립플롭들로 구성된 역다중화부(154)는 6단 쉬프트 레지스터를 통해 입력되는 직렬 데이타를 병렬 데이타로 변환하고, 플립플롭 및 6분주 회로로 구성되어 있는 타이밍 발생부(155)는 외부로부터 입력되는 결합 클럭(15)에 따라 타이밍 제어 신호(161)를 발생하여 역다중화부(154)에서 병렬 변환된 데이타들의 타이밍을 제어하여 다중화부(152)로 출력(160)한다.

플립플롭 및 6분주 회로로 구성되어 있는 타이밍 발생부(153)는 외부로부터 입력되는 프레임 위상 정렬용 싱크 신호 및 클럭들(FS-FPA,CLK,-FPA)(15)에 따라 타이밍 신호(159)를 발생하여 다중화부(152)로 입력되는 데이타 신호(160)를 6:1 다중화하여 출력(158)하며, 최종적으로 플립플롭들로 구성되어 있는 리타이밍(151)가 다중화부(152)로부터 출력되는 다중화 신호를 프레임 위상 정렬용 기준클럭(CLK_FPA)(15)에 등기시켜 결합 데이타 제어부(6)로 출력한다. 상기와 같이 본 발명은 마이크로프로세서의 제어에 따라 신호 경로들을 각 네트워크의 구성에 맞게 제어함으로써 시스템 마더보드의 교체가 불필요하고, 복잡한 케이블링(cabling)의 변경이 불필요하며, 아울러 단국 및 선형 ADM, 경로 절체링(UPS), 2-화이버 라인 절체링(BLSR/2), 여유서비스의 2-화이버 라인 절체링(BLSR/2-ET)의 4가지 모드에 적용이 가능하므로 시스템의 가연성(flexibility)을 향상 시킬 수 있을 뿐만 아니라 경로 절체, 라인 절체 및 루우프백이 가능함에 따라 전송 데이타의 신뢰성(reliability) 및 생존성(survivability)를 향상시킬수 있다.

Claims

외부로부터 입력되는 데이타를 수신하는 데이타 입력수단(3,9); 외부의 종속부(Tributary Unit)로부터 입력되는 데이타들의 위상을 정렬하는 프레임 위상 정렬수단(7); 상기 프레임 위상 정렬수단(7)의 출력 데이타를 프로세서의 제어에 의해 설정된 동작 모드에 따라 상위 방향으로 출력하는 결합 데이타 제어수단(6); 상기 데이타 입력수단(3,9)과 상기 결합 데이타 제어수단(6)의 출력 데이타를 상기 프로세서의 제어에 의해 설정된 동작 모드에 따라 하위 방향으로 출력하는 분기 데이타 제어수단(5); 상기 데이타 입력수단(3,9)과 상기 결합 데이타 제어수단(6)의 출력 데이타를 프로세서의 제어에 의해 설정된 동작 모드에 따라 외부로 출력하는 데이타 출력 제어수단(2,18); 및 외부의 종속부로부터 입력되는 프레임 싱크 신호(AFS)를 체크하여 AIS(Alarm Indication Signal)의 삽입 여부를 결정하고, 그에따른 AIS신호를 상기 결합 데이타 제어수단(6)으로 출력하는 AIS 삽입 제어수단(10)을 구비하는 것을 특징으로 하는 분기 결합 제어 장치.
제1항에 있어서, 상기 데이타 입력수단(3,9)은 외부로부터 입력되는 데이타 신호(12,17)를 기준클럭(31)에 따라 리타이밍하여 대국 루우프백 데이타 신호(19,29), 통과 데이타 신호(20,28) 및 분기 데이타 신호(21,27)로 출력하는 풀립플롭으로 구성된 리타이밍수단(41)을 포함하는 것을 특징으로 하는 분기 결합 제어장치.
제1항에 있어서, 상기 데이타 출력 제어수단(2,8)은 상기 프로세서의 제어에 따라 상기 데이타 입력수단(3,9)에서 출력되는 통과 데이타 신호들(20,28)과 루우프백 데이타 신호들(29,19)중 하나를 선택하여 출력하는 통과/루우프백 선택수단(51); 상기 프로세서의 제어에 따라 상기 통과/루우프백 선택수단(51)의 출력 데이타 신호들(59)와 상기 결합 데이타 제어수단(6)에서 출력되는 결합 데이타 신호(24,25)중 하나를 선택하여 출력하는 결합/통과 선택수단(52); 및 외부로부터 입력되는 기준 클럭(31)에 따라 상기 결합/통과 선택수단(52)의 출력 데이타 신호를 리타이밍하여 출력하는 리타이밍 수단(53)을 포함하는 것을 특징으로 하는 분기 결합 제어장지.
제1항에 있어서, 상기 분기 데이타 제어수단(5)은 상기 데이타 입력수단(3,9)에서 출력되는 분기 데이타 신호(21,27)를 각각 입력받아 상기 프로세서의 제어에 따라 결정된 동작 모드에 따른 신호경로를 통해 출력하는 동작모드 선택수단(71,72); 상기 동작모드 선택수단(71,72)에서 출력되는 분기 데이타 신호를 입력받아 상기 프로세서의 제어에 따라 일측 분기 데이타 신호를 선택하여 출력하는 데이타 선택수단(73); 상기 데이타 선택수단(73)에서 출력되는 분기 데이타 신호(80)와 상기 결합 데이타 제어수단(60)에서 출력되는 자국(local) 루우프백 신호(23)을 입력받아 프로세서의 제어에 따라 일측 신호를 선택하여 출력하는 분기/루우프백 선택수단(74); 및 상기 분기/루우프백 선택수단(74)의 출력 데이타 신호(82)를 기준 클럭에 따라 리타이밍하는 리타이밍수단(75)을 포함하는 것을 특징으로 하는 분기 결합 제어장치.
제1항에 있어서, 상기 결합 데이타 제어수단(6)은 상기 프레임 위상 정렬수단(7)으로부터 출력되는 결합 데이타 신호(26)를 입력받아 기준 클럭(31)에 따라 리타이밍하는 리타이밍수단(94); 상기 프로세서 및 상기 AIS 삽입 제어부(10)의 제어에 따라 상기 리타이밍수단(94)에서 출력되는 결합 데이타 또는 AIS 데이타 신호를 선택하여 출력하는 결합/AIS선택 수단(93); 및 상기 결합/AIS 선택수단(93)의 출력 데이타를 상기 프로세서의 제어에 의해 결정된 동작 모드에 따른 신호 경로를 통해 상기 데이타 출력 제어수단(2,8)으로 출력하는 동작모드 선택수단(91,92)을 포함하는 것을 특징으로 하는 분기 결합 제어 장치.
제1항에 있어서, 상기 AIS 삽입 제어수단(10)은 외부로부터 입력되는 결합 프레임 싱크 신호(AFS)(15)를 카운팅 하는 제1카운팅수단(111); 외부로부터 입력되는 기준 프레임 싱크 신호(FS_FPA)(15)를 기설정된 카운트까지 카운팅한 후, 펄스를 출력하는 제2 카운팅수단(113); 상기 제2 카운팅수단(113)의 출력 펄스에 따라 상기 제1 카운팅수단(111)의 카운트를 상기 결합 데이타 제어수단(6)로 출력시키는 제1래치수단(112); 및 상기 제2카운팅 수단(113)의 출력 펄스를 입력받아 상기 기준 프레임 싱크 신호(FS_FPA(15)에 따라 상기 제1 및 제2 카운팅수단(111,113)을 리셋시키는 제2래치 수단(114)을 포함하는 것을 특징으로 하는 분기 결합 제어장치.
제1항에 있어서, 상기 프레임 위상 정열수단(7)은 외부로부터 결합 데이타 및 프레임 싱크 신호(FS)를 입력받아 결합 클럭(CLK)(15)에 따라 리타이밍하는 제1리타이밍수단(156); 상기 결합 클럭(15)을 입력받아 제1 타이밍 제어신호(161)를 발생하는 제1타이밍 발생수단(155); 상기 리타이밍수단(156)의 출력 데이타를 입력받아 병렬 데이타로 변환하고, 상기 제1타이밍 제어신호(161)에 따라 상기 병렬 데이타의 타이밍을 제어하는 역다중화수단(154); 외부로부터 프레임 위상 정렬용 싱크 신호 및 클럭들(FS-FPA ,CLK-FPA)(15)을 입력받아 제2 타이밍 제어신호(159)를 발생하는 제2타이밍 발생수단(153); 상기 제2타이밍 제어신호(159)에 따라 상기 역다중화수단(154)의 출력 데이타를 다중화하는 다중화수단(152); 및 상기 다중화수단(152)의 출력 데이타를 상기 프레임 위상 정렬용 기준 클럭(CLK_FPA)(15)에 동기시켜 출력하는 제2 리타이밍수단(151)을 포함하는 것을 특징으로 하는 분기 결합 제어장치.
제1항에 있어서, 상기 프로세서의 제어에 따라 동작모드를 결정하고, 결정된 동작 모드에 따라 각 구성요소의 신호 경로를 설정하는 프로세서 인터페이스 수단(4)을 더 포함하는 것을 특징으로 하는 분기 결합 제어장치.
제8항에 있어서, 상기 프로세서 인터페이스수단(4)은 외부로부터 어드레스 및 칩 인에이블 신호(13)를 입력받아 어드레스 디코딩(decording)을 수행한 후, 활성신호(142)를 출력하는 어드레스 디코딩수단(136); 상기 활성신호(142)와 외부로부터 입력되는 읽기/쓰기 제어신호(13)의 반전신호를 입력받아 논리합하는 논리합 연산수단(132); 외부로부터 쓰기 데이타(145)를 입력받아 상기 활성신호(142)와 상기 읽기/쓰기 제어신호(13)의 논리합 출력에 따라 인에이블되어 쓰기 데이타를 출력하는 래치수단(133); 및 상기 논리합 연산수단(132)의 출력에 따라 상기 래치수단(133)의 출력을 반전시킨 읽기 데이타를 출력하는 3-상태 버퍼수단(144)을 포함하는 것을 특징으로 하는 분기 결합 제어장치.