JP2638319B2 - 入出力インタフェース試験装置 - Google Patents
入出力インタフェース試験装置Info
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- JP2638319B2 JP2638319B2 JP3033785A JP3378591A JP2638319B2 JP 2638319 B2 JP2638319 B2 JP 2638319B2 JP 3033785 A JP3033785 A JP 3033785A JP 3378591 A JP3378591 A JP 3378591A JP 2638319 B2 JP2638319 B2 JP 2638319B2
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- JP
- Japan
- Prior art keywords
- input
- output
- signal
- output device
- interface circuit
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Description
【0001】
【産業上の利用分野】本発明は入出力インタフェース試
験装置に関し、特にインタフェース回路のエラー発生及
び擬似的障害発生による試験を行う入出力インタフェー
ス試験装置に関する。
験装置に関し、特にインタフェース回路のエラー発生及
び擬似的障害発生による試験を行う入出力インタフェー
ス試験装置に関する。
【0002】
【従来の技術】従来この種のインタフェース回路におけ
るエラー発生、特にパリティエラー及び信号の遅れによ
るデータ誤り等の検出回路の試験方法としては、入出力
制御装置のマイクロプログラムを一時的に改造して不正
データを発生させたり、回路的に特定の信号線を電源又
はグランドに接続して、不正動作を発生させるような細
工を行なっていた。
るエラー発生、特にパリティエラー及び信号の遅れによ
るデータ誤り等の検出回路の試験方法としては、入出力
制御装置のマイクロプログラムを一時的に改造して不正
データを発生させたり、回路的に特定の信号線を電源又
はグランドに接続して、不正動作を発生させるような細
工を行なっていた。
【0003】
【発明が解決しようとする課題】この従来のエラー発生
方式による試験では、マイクロプログラムを変更したり
ハードウェア回路を変更する等、入出力制御装置に手を
加える必要があり、製造する全ての入出力制御装置に対
して、このような方法でテストすることは困難であっ
た。また、マイクロプログラムにこのようなエラー発生
機能を備えていると、万が一動作中にこのエラー発生プ
ログラムが誤動作して働くと、システムに与える影響が
大きく危険を伴っていた。
方式による試験では、マイクロプログラムを変更したり
ハードウェア回路を変更する等、入出力制御装置に手を
加える必要があり、製造する全ての入出力制御装置に対
して、このような方法でテストすることは困難であっ
た。また、マイクロプログラムにこのようなエラー発生
機能を備えていると、万が一動作中にこのエラー発生プ
ログラムが誤動作して働くと、システムに与える影響が
大きく危険を伴っていた。
【0004】
【課題を解決するための手段】本発明の入出力インタフ
ェース試験装置は、入出力制御装置と接続される第1の
インタフェース回路および入出力装置と接続される第2
のインタフェース回路を備え、前記入出力装置から入力
された信号条件を解読する解読手段と、前記解読手段の
解読の結果により指定された信号線の信号が反転および
遅延すると共に、あらかじめ規定された回数だけ間欠的
に前記入出力装置に送出する処理手段を備えて構成され
る。
ェース試験装置は、入出力制御装置と接続される第1の
インタフェース回路および入出力装置と接続される第2
のインタフェース回路を備え、前記入出力装置から入力
された信号条件を解読する解読手段と、前記解読手段の
解読の結果により指定された信号線の信号が反転および
遅延すると共に、あらかじめ規定された回数だけ間欠的
に前記入出力装置に送出する処理手段を備えて構成され
る。
【0005】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0006】図1は本発明の第1の実施例の構成を示す
ブロック図である。
ブロック図である。
【0007】入出力制御装置1と入出力装置3とは、入
出力インタフェース試験装置2Aを介して接続されてい
る。また、入出力インタフェース試験装置2Aは、入出
力制御装置1とのインタフェース回路11と、解読手段
12と、反転手段13と、入出力装置3とのインタフェ
ース回路14とから構成されている。入出力制御装置1
からの信号はインタフェース回路11で受信され、解読
手段12で信号条件を解読すると、特定の信号のみ反転
手段13を介して信号を反転させて、インタフェース回
路14に送られる。インタフェース回路14に送られた
信号は入出力装置3に送られることになる。従って例え
ば入出力制御装置1から入出力装置3にデータを出力す
る動作において、故意にパリティエラーを発生させて、
入出力装置3がそのエラーの検出を正しく行えるかどう
かの試験を行う場合、前記反転手段13によってデータ
の1ビットのみを反転させることでパリティエラーを起
こすことができるため、入出力装置3の動作試験が可能
となる。
出力インタフェース試験装置2Aを介して接続されてい
る。また、入出力インタフェース試験装置2Aは、入出
力制御装置1とのインタフェース回路11と、解読手段
12と、反転手段13と、入出力装置3とのインタフェ
ース回路14とから構成されている。入出力制御装置1
からの信号はインタフェース回路11で受信され、解読
手段12で信号条件を解読すると、特定の信号のみ反転
手段13を介して信号を反転させて、インタフェース回
路14に送られる。インタフェース回路14に送られた
信号は入出力装置3に送られることになる。従って例え
ば入出力制御装置1から入出力装置3にデータを出力す
る動作において、故意にパリティエラーを発生させて、
入出力装置3がそのエラーの検出を正しく行えるかどう
かの試験を行う場合、前記反転手段13によってデータ
の1ビットのみを反転させることでパリティエラーを起
こすことができるため、入出力装置3の動作試験が可能
となる。
【0008】第2図は本発明の請求範囲2の一実施例の
ブロック図である。
ブロック図である。
【0009】入出力インタフェース試験装置2Bは、入
出力制御装置1とのインタフェース回路21と、解読手
段22と、遅延手段23と、入出力装置3とのインタフ
ェース回路24とから構成されている。遅延手段23は
実施例に示す第1図の反転手段13と異なり、解読手段
22で信号条件を解読すると、特定の信号のみ遅延手段
23を介して信号を遅延させて、インタフェース回路2
4に送られる。インタフェース回路24に送られた信号
は、入出力装置3に送られることになる。従って、例え
ば、入出力装置1から入出力装置3にデータを出力する
動作において、故意にデータの出力タイミングを遅らせ
ることにより、入出力装置3の、データ信号の遅れによ
るタイミングマージンの確認試験を行うことが可能とな
る。
出力制御装置1とのインタフェース回路21と、解読手
段22と、遅延手段23と、入出力装置3とのインタフ
ェース回路24とから構成されている。遅延手段23は
実施例に示す第1図の反転手段13と異なり、解読手段
22で信号条件を解読すると、特定の信号のみ遅延手段
23を介して信号を遅延させて、インタフェース回路2
4に送られる。インタフェース回路24に送られた信号
は、入出力装置3に送られることになる。従って、例え
ば、入出力装置1から入出力装置3にデータを出力する
動作において、故意にデータの出力タイミングを遅らせ
ることにより、入出力装置3の、データ信号の遅れによ
るタイミングマージンの確認試験を行うことが可能とな
る。
【0010】図3は本発明の第3の一実施例の構成を示
すブロック図である。
すブロック図である。
【0011】入出力インタフェース試験装置2は、入出
力制御装置1とのインタフェース回路31、解読手段3
2、反転遅延手段33、カウンタ回路34、入出力装置
3とのインタフェース回路35より構成されている。反
転遅延手段33は実施例に示す第1図の反転手段13及
び第2図の遅延手段23を備えたもので、この反転遅延
手段33を規定回数だけ動作させるカウンタ回路34の
指示により特定信号を規定回数だけ反転又は遅延させて
入出力装置3に信号を送出し、入出力装置3のエラー検
出機能の試験及びマージン試験を行うことができる。ま
たカウンタ回路34にて規定回数を超えた場合は信号状
態が正常になるため、それ以降は入出力制御装置1と入
出力装置3とは通常の動作となり、入出力動作中のエラ
ー検出及びエラー検出後のこリトライ機能の確認試験が
可能である。
力制御装置1とのインタフェース回路31、解読手段3
2、反転遅延手段33、カウンタ回路34、入出力装置
3とのインタフェース回路35より構成されている。反
転遅延手段33は実施例に示す第1図の反転手段13及
び第2図の遅延手段23を備えたもので、この反転遅延
手段33を規定回数だけ動作させるカウンタ回路34の
指示により特定信号を規定回数だけ反転又は遅延させて
入出力装置3に信号を送出し、入出力装置3のエラー検
出機能の試験及びマージン試験を行うことができる。ま
たカウンタ回路34にて規定回数を超えた場合は信号状
態が正常になるため、それ以降は入出力制御装置1と入
出力装置3とは通常の動作となり、入出力動作中のエラ
ー検出及びエラー検出後のこリトライ機能の確認試験が
可能である。
【0012】
【発明の効果】以上説明したように本発明による入出力
インタフェース試験装置は、入出力制御装置と入出力装
置との間に接続するインタフェース信号に対してエラー
を発生させる機能を有しており、入出力制御装置と入出
力装置間のインタフェースのエラー検出回路の確認及び
リカバリー動作の確認が容易にできるという効果を有す
る。
インタフェース試験装置は、入出力制御装置と入出力装
置との間に接続するインタフェース信号に対してエラー
を発生させる機能を有しており、入出力制御装置と入出
力装置間のインタフェースのエラー検出回路の確認及び
リカバリー動作の確認が容易にできるという効果を有す
る。
【図1】本発明の第1の実施例の構成を示すブロック
図。
図。
【図2】本発明の第2の実施例の構成を示すブロック
図。
図。
【図3】本発明の第3の実施例の構成を示すブロック
図。
図。
1 入出力制御装置 2A,2B,2C 入出力インタフェース試験装置 3 入出力装置 11,14 インタフェース回路 12,22,32 解読手段 13 反転手段 21,24,31,35 インタフェース回路 23 遅延手段 33 反転遅延手段 34 カウンタ回路
Claims (1)
- 【請求項1】 入出力制御装置と接続される第1のイン
タフェース回路および入出力装置と接続される第2のイ
ンタフェース回路を備え、前記入出力装置から入力され
た信号条件を解読する解読手段と、前記解読手段の解読
の結果により指定された信号線の信号が反転および遅延
すると共に、あらかじめ規定された回数だけ間欠的に前
記入出力装置に送出する処理手段を備えて成ることを特
徴とする入出力インタフェース試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3033785A JP2638319B2 (ja) | 1991-02-28 | 1991-02-28 | 入出力インタフェース試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3033785A JP2638319B2 (ja) | 1991-02-28 | 1991-02-28 | 入出力インタフェース試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04273350A JPH04273350A (ja) | 1992-09-29 |
JP2638319B2 true JP2638319B2 (ja) | 1997-08-06 |
Family
ID=12396126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3033785A Expired - Fee Related JP2638319B2 (ja) | 1991-02-28 | 1991-02-28 | 入出力インタフェース試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2638319B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0261740A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | チャネル装置 |
JPH0264745A (ja) * | 1988-08-30 | 1990-03-05 | Nec Corp | インターフェース制御装置 |
-
1991
- 1991-02-28 JP JP3033785A patent/JP2638319B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04273350A (ja) | 1992-09-29 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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