JPH0264745A - インターフェース制御装置 - Google Patents
インターフェース制御装置Info
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- JPH0264745A JPH0264745A JP63217675A JP21767588A JPH0264745A JP H0264745 A JPH0264745 A JP H0264745A JP 63217675 A JP63217675 A JP 63217675A JP 21767588 A JP21767588 A JP 21767588A JP H0264745 A JPH0264745 A JP H0264745A
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- 238000003780 insertion Methods 0.000 claims abstract description 40
- 230000037431 insertion Effects 0.000 claims abstract description 39
- 238000001514 detection method Methods 0.000 claims description 43
- 238000012546 transfer Methods 0.000 claims description 34
- 238000012545 processing Methods 0.000 claims description 28
- 238000012360 testing method Methods 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムの中央処理装置および主
記憶装置と外部装置との間に介在されて中央処理装置か
らの命令で外部装置とのデータ転送の制御を行うインタ
フェース制御装置に利用する。特に、システム運用中に
エラー検出手段の正常性を確認できるインタフェース制
御装置に関するものである。
記憶装置と外部装置との間に介在されて中央処理装置か
らの命令で外部装置とのデータ転送の制御を行うインタ
フェース制御装置に利用する。特に、システム運用中に
エラー検出手段の正常性を確認できるインタフェース制
御装置に関するものである。
本発明はインタフェース制御装置において、中央処理装
置のエラー挿入指令に基づいて転送データに擬似的にエ
ラーを挿入してエラー検出回路の正常性を確認すること
により、 システム運転中にエラー検出回路の試験を行うことがで
きるようにしたものである。
置のエラー挿入指令に基づいて転送データに擬似的にエ
ラーを挿入してエラー検出回路の正常性を確認すること
により、 システム運転中にエラー検出回路の試験を行うことがで
きるようにしたものである。
第3図は従来例のインタフェース制御装置のブロック構
成図である。
成図である。
従来、インタフェース制御装置は、第3図に示すように
中央処理装置21および主記憶装置22と共通人出力バ
ス25を介して接続されるとともに外部装置26に接続
され、中央処理装置21の命令によって外部装置26と
主記憶装置22との間のデータ転送の制御を行う。
中央処理装置21および主記憶装置22と共通人出力バ
ス25を介して接続されるとともに外部装置26に接続
され、中央処理装置21の命令によって外部装置26と
主記憶装置22との間のデータ転送の制御を行う。
従来、インタフェース制御装置23は、共通人出力バス
25に接続された共通バス制御回路8と外部装置26と
の間のデータ転送を制御するデータ転送制御回路15、
転送データのエラー検出を行うためのエラー検出回路5
、外部装置26に接続された外部インタフェース制御回
路11ならびに共通バス制御回路8と外部インクフェー
ス制御回路11との間に接続され、中央処理装置21か
ら人力される命令語の解読および実行を行う命令解読実
行制御回路9等から構成される。
25に接続された共通バス制御回路8と外部装置26と
の間のデータ転送を制御するデータ転送制御回路15、
転送データのエラー検出を行うためのエラー検出回路5
、外部装置26に接続された外部インタフェース制御回
路11ならびに共通バス制御回路8と外部インクフェー
ス制御回路11との間に接続され、中央処理装置21か
ら人力される命令語の解読および実行を行う命令解読実
行制御回路9等から構成される。
エラー検出回路5は、たとえば、冗長度を有するデータ
線に対する垂直パリティチエツクを行うハードウェアに
よる実現手段であってもよいし、また巡回冗長検査(C
RC)、水平パリティチエツクのように主としてファー
ムウェアでエラーチエツクを実現するものであってもよ
い。
線に対する垂直パリティチエツクを行うハードウェアに
よる実現手段であってもよいし、また巡回冗長検査(C
RC)、水平パリティチエツクのように主としてファー
ムウェアでエラーチエツクを実現するものであってもよ
い。
中央処理装置21の命令によって外部装置2Gと主記憶
装置22との間のデータ転送が行われると、転送データ
はエラー検出回路5によってチエツクされ、エラー検出
回路5が転送データのエラーを検出したときには、中央
処理装置21に報告が行われるとともに外部インタフェ
ース制御回路11から外部装置26に対してデータ転送
を中止させる信号が送出される。このようにして従来の
インタフェース制御装置では転送データの信頼性を保証
していた。
装置22との間のデータ転送が行われると、転送データ
はエラー検出回路5によってチエツクされ、エラー検出
回路5が転送データのエラーを検出したときには、中央
処理装置21に報告が行われるとともに外部インタフェ
ース制御回路11から外部装置26に対してデータ転送
を中止させる信号が送出される。このようにして従来の
インタフェース制御装置では転送データの信頼性を保証
していた。
従来のインタフェース制御装置のエラー検出回路は、少
なくともシステムの運転停止中においてオフラインチエ
ツク時の確認項目としての試験が実行されてチエツクさ
れており、データ転送に際してデータを保全するために
万全を期している。
なくともシステムの運転停止中においてオフラインチエ
ツク時の確認項目としての試験が実行されてチエツクさ
れており、データ転送に際してデータを保全するために
万全を期している。
しかし、このような従来例のインタフェース制御装置で
は、システムの運転中にエラー検出回路の動作試験を行
えるようになっていないので、システム運転中に突然エ
ラー検出回路が故障した場合には、データの正常性が保
証されず、エラーを伴ったまま処理が続行される欠点が
あった。
は、システムの運転中にエラー検出回路の動作試験を行
えるようになっていないので、システム運転中に突然エ
ラー検出回路が故障した場合には、データの正常性が保
証されず、エラーを伴ったまま処理が続行される欠点が
あった。
また、たとえば長時間にわたり間欠的にデータを収集ま
たは制御するようなプロセスコントロールシステム等に
おいては、エラー検出回路が正常に動作しているかどう
かを888することができない致命的な欠点があった。
たは制御するようなプロセスコントロールシステム等に
おいては、エラー検出回路が正常に動作しているかどう
かを888することができない致命的な欠点があった。
本発明は上記の欠点を解決するもので、システム運転中
にエラー検出回路の試験を行うことができるインタフェ
ース制御装置を提供することを目的とする。
にエラー検出回路の試験を行うことができるインタフェ
ース制御装置を提供することを目的とする。
本発明は、インタフェース制御装置において、命令解読
実行制御回路の解読されたエラー挿入に関する命令語に
基づいてデータ転送手段に擬似的にエラーを挿入する手
段と、エラー検出回路の検出結果およびこの挿入する手
段のエラー挿入情報が状態語として格納されるステータ
スレジスタ回路と、上記エラー検出回路の検出結果およ
び上記挿入する手段のエラー挿入情報に基づいて外部イ
ンタフェース制御装置の制御を行う判断回路とを備え、
命令解読実行制御回路は、上記ステータスレジスタ回路
の内容を上記中央処理装置に報告する手段を含むことを
特徴とする。
実行制御回路の解読されたエラー挿入に関する命令語に
基づいてデータ転送手段に擬似的にエラーを挿入する手
段と、エラー検出回路の検出結果およびこの挿入する手
段のエラー挿入情報が状態語として格納されるステータ
スレジスタ回路と、上記エラー検出回路の検出結果およ
び上記挿入する手段のエラー挿入情報に基づいて外部イ
ンタフェース制御装置の制御を行う判断回路とを備え、
命令解読実行制御回路は、上記ステータスレジスタ回路
の内容を上記中央処理装置に報告する手段を含むことを
特徴とする。
挿入する手段は命令解読実行制御回路で解読されたエラ
ー挿入に関する命令語に基づいてデータ転送手段に擬似
的にエラーを挿入する。ステータスレジスタ回路にはエ
ラー検出回路の検出結果および挿入する手段のエラー挿
入情報が状態語として格納される。命令解読実行制御回
路はステータスレジスタ回路の内容を中央処理装置に報
告する。
ー挿入に関する命令語に基づいてデータ転送手段に擬似
的にエラーを挿入する。ステータスレジスタ回路にはエ
ラー検出回路の検出結果および挿入する手段のエラー挿
入情報が状態語として格納される。命令解読実行制御回
路はステータスレジスタ回路の内容を中央処理装置に報
告する。
判断回路はエラー検出回路の検出結果および挿入する手
段のエラー挿入情報に基づいて外部インタフェース装置
の制御を行う。以上の動作によりシステム運転中にエラ
ー検出回路の試験を行うことができる。
段のエラー挿入情報に基づいて外部インタフェース装置
の制御を行う。以上の動作によりシステム運転中にエラ
ー検出回路の試験を行うことができる。
本発明の実施例について図面を参照して説明する。第1
図は本発明一実施例インタフェース制御装置のブロック
構成図である。第1図において、インタフェース制御装
置23は、中央処理装置21と外部装置26との間に接
続され、データ転送手段として共通入出力バス25を介
して中央処理装置21に接続されたドライバレシーバ回
路1、外fffl装!26に接続されたドライバレシー
バ回路2、ドライバレシーバ回路1.2間に接続された
出力データレジスタ3および人力データレジスタ4と、
出力データレジスタ3および入力データレジスタ4に接
続されたエラー検出回路5と、共通入出力バス25に接
続された共通バス制御回路8と、この共通バス制御回路
8に接続された命令解読実行制御回路9と、命令解読実
行制御回路9に接続されたデータ転送制御回路10と、
命令解読実行制御回路9の制御に従って外部装置26の
データ転送の制御を行う外部インタフェース制御回路1
1とを備える。
図は本発明一実施例インタフェース制御装置のブロック
構成図である。第1図において、インタフェース制御装
置23は、中央処理装置21と外部装置26との間に接
続され、データ転送手段として共通入出力バス25を介
して中央処理装置21に接続されたドライバレシーバ回
路1、外fffl装!26に接続されたドライバレシー
バ回路2、ドライバレシーバ回路1.2間に接続された
出力データレジスタ3および人力データレジスタ4と、
出力データレジスタ3および入力データレジスタ4に接
続されたエラー検出回路5と、共通入出力バス25に接
続された共通バス制御回路8と、この共通バス制御回路
8に接続された命令解読実行制御回路9と、命令解読実
行制御回路9に接続されたデータ転送制御回路10と、
命令解読実行制御回路9の制御に従って外部装置26の
データ転送の制御を行う外部インタフェース制御回路1
1とを備える。
ここで本発明の特徴とするところは、命令解読実行制御
回路9で解読されたエラー挿入に関する命令語に基づい
てデータ転送手段に擬似的にエラーを挿入する手段とし
てエラー挿入指示回路7およびエラー挿入実行回路6と
、エラー検出回路5の検出結果およびエラー挿入指示回
路7のエラー挿入情報が状態語として格納されるステー
タスレジスタ回路12と、エラー検出回路5の検出結果
およびエラー挿入指示回路7のエラー挿入情報に基づい
て外部インタフェース制御装置11の制御を行う判断回
路13とを備え、命令解読実行制御回路9は、ステータ
スレジスタ回路12の内容を中央処理装置21に共通バ
ス制御回路8および共通入出力バス25を介して報告す
る手段を含むことにある。
回路9で解読されたエラー挿入に関する命令語に基づい
てデータ転送手段に擬似的にエラーを挿入する手段とし
てエラー挿入指示回路7およびエラー挿入実行回路6と
、エラー検出回路5の検出結果およびエラー挿入指示回
路7のエラー挿入情報が状態語として格納されるステー
タスレジスタ回路12と、エラー検出回路5の検出結果
およびエラー挿入指示回路7のエラー挿入情報に基づい
て外部インタフェース制御装置11の制御を行う判断回
路13とを備え、命令解読実行制御回路9は、ステータ
スレジスタ回路12の内容を中央処理装置21に共通バ
ス制御回路8および共通入出力バス25を介して報告す
る手段を含むことにある。
このような構成のインタフェース制御装置の動作につい
て説明する。第2図は本発明のインタフェース制御装置
の動作を示すフローチャートである。第1図において、
共通入出力バス25に接続されたドライバレシーバ回路
1と外部装置26に接続されたドライバレシーバ回路2
との間には出力データレジスタ3および入力データレジ
スタ4が介在しており、共通入出力バス25から人力さ
れたデータは出力データレジスタ3に一時蓄積されドラ
イバレシーバ回路2を介して外部装置26に送出され、
また外部装置26からドライバレシーバ回路2に入力さ
れたデータは入力データレジスタ4に一時蓄積されドラ
イバレシーバ回路1を介して共通入出力バス25に送出
される。
て説明する。第2図は本発明のインタフェース制御装置
の動作を示すフローチャートである。第1図において、
共通入出力バス25に接続されたドライバレシーバ回路
1と外部装置26に接続されたドライバレシーバ回路2
との間には出力データレジスタ3および入力データレジ
スタ4が介在しており、共通入出力バス25から人力さ
れたデータは出力データレジスタ3に一時蓄積されドラ
イバレシーバ回路2を介して外部装置26に送出され、
また外部装置26からドライバレシーバ回路2に入力さ
れたデータは入力データレジスタ4に一時蓄積されドラ
イバレシーバ回路1を介して共通入出力バス25に送出
される。
なお、ドライバレシーバ回路1とドライバレシーバ回路
2との間のデータ転送経路中には、データ変換、データ
幅の調整、その他のデータ加工手段が含まれる場合が一
般的であるが第1図においてはこれらの記載は省略され
ている。
2との間のデータ転送経路中には、データ変換、データ
幅の調整、その他のデータ加工手段が含まれる場合が一
般的であるが第1図においてはこれらの記載は省略され
ている。
データ転送は、中央処理装置21から共通バス制御回路
8に人力されたデータ転送命令を命令解読実行制御回路
9が解読してデータ転送制御回路10と外部インタフェ
ース制御回路11とに動作を指示することにより行われ
る。
8に人力されたデータ転送命令を命令解読実行制御回路
9が解読してデータ転送制御回路10と外部インタフェ
ース制御回路11とに動作を指示することにより行われ
る。
データ転送中の出力データレジスタ3および人力データ
レジスタ4の出力データは、エラー検出回路5によって
常時エラーチエツクが行われる。
レジスタ4の出力データは、エラー検出回路5によって
常時エラーチエツクが行われる。
エラーチエツクがパリティチエツクまたは巡回冗長検査
等により行われることは従来のインタフェース制御装置
の場合と同様である。エラー検出回路5においてエラー
が検出された場合には、その状態をステータスレジスタ
回路12に格納し、共通バス制御回路8を介して中央処
理装置21に通知すると同時に、判断回路13が外部イ
ンタフェース制御回路11を介して外部装置26に転送
停止信号を含むエラー報告を行い、データ転送を停止さ
せる。
等により行われることは従来のインタフェース制御装置
の場合と同様である。エラー検出回路5においてエラー
が検出された場合には、その状態をステータスレジスタ
回路12に格納し、共通バス制御回路8を介して中央処
理装置21に通知すると同時に、判断回路13が外部イ
ンタフェース制御回路11を介して外部装置26に転送
停止信号を含むエラー報告を行い、データ転送を停止さ
せる。
外部装置26へのエラー報告は、制御線14のうちの1
本を介して行われる。
本を介して行われる。
システムの運転中に、このインタフェース制御装置は中
央処理装置21から随時エラー挿入指令を発行してエラ
ー検出回路5のチエツクを行うことができる。
央処理装置21から随時エラー挿入指令を発行してエラ
ー検出回路5のチエツクを行うことができる。
第1図および第2図において、データ転送中に中央処理
装置21からのエラー挿入指令を人力して(Sl)、命
令解読実行制御回路9はエラー挿入指示を解読しくS2
)、その解読結果に従いエラー挿入指示回路7にエラー
挿入指令をセットする(S3)。エラー挿入指示回路7
にエラー挿入指令がセットされると、エラー挿入実行回
路6はデータ転送が開始されたときに出力データレジス
タ3または人力データレジスタ4に擬似的にエラーを挿
入する(S4)。
装置21からのエラー挿入指令を人力して(Sl)、命
令解読実行制御回路9はエラー挿入指示を解読しくS2
)、その解読結果に従いエラー挿入指示回路7にエラー
挿入指令をセットする(S3)。エラー挿入指示回路7
にエラー挿入指令がセットされると、エラー挿入実行回
路6はデータ転送が開始されたときに出力データレジス
タ3または人力データレジスタ4に擬似的にエラーを挿
入する(S4)。
エラーの挿入は、転送されるデータの性格に応じてたと
えば何語口かに故意にパリティチエツクエラーを発生さ
せたり、データを1語ドロップアウトさせたりする等の
任意の方法によって行うことができる。
えば何語口かに故意にパリティチエツクエラーを発生さ
せたり、データを1語ドロップアウトさせたりする等の
任意の方法によって行うことができる。
エラー検出回路5が正常に動作すれば擬似的に与えたエ
ラーはエラー検出回路5によって検出され(S5)、そ
の状態語がステータスレジスタ回路12に格納される。
ラーはエラー検出回路5によって検出され(S5)、そ
の状態語がステータスレジスタ回路12に格納される。
ステータスレジスタ回路12にはエラー挿入指示回路7
の出力によってエラー挿入状態にあることを示す状態語
も格納されており、命令解読実行制御回路9により中央
処理装置21にレジスタ回路12の内容を報告する(S
6)。これにより中央処理装置21はエラー検出回路5
が正常であるか否かを知ることができる。
の出力によってエラー挿入状態にあることを示す状態語
も格納されており、命令解読実行制御回路9により中央
処理装置21にレジスタ回路12の内容を報告する(S
6)。これにより中央処理装置21はエラー検出回路5
が正常であるか否かを知ることができる。
また判断回路13は、エラー挿入回路7のエラー挿入指
令とエラー検出回路5の検出出力とによって擬似的に挿
入されたエラーを検出した場合には(S5)、外部イン
タフェース制御回路11に正常報告を行い(S7)、転
送停止信号を制御線14に出力させないように動作して
データ転送が中断されないようにする(S8)。擬似的
にエラーを挿入したにもかかわらずエラーが検出されな
い場合には(S5)、状態語を中央処理装置21に報告
しく510)、外部インタフェース制御回路11に異常
報告を行い(Sll) 、直ちに外部装置26に転送停
止信号を送出させデータ転送を停止させる(S12)。
令とエラー検出回路5の検出出力とによって擬似的に挿
入されたエラーを検出した場合には(S5)、外部イン
タフェース制御回路11に正常報告を行い(S7)、転
送停止信号を制御線14に出力させないように動作して
データ転送が中断されないようにする(S8)。擬似的
にエラーを挿入したにもかかわらずエラーが検出されな
い場合には(S5)、状態語を中央処理装置21に報告
しく510)、外部インタフェース制御回路11に異常
報告を行い(Sll) 、直ちに外部装置26に転送停
止信号を送出させデータ転送を停止させる(S12)。
したがってエラー検出回路5が正常に動作しない場合は
直ちにデータ転送を停止させてデータ誤りを未然に防止
するかまたはデータ誤りを見逃すことを避けることがで
きる。
直ちにデータ転送を停止させてデータ誤りを未然に防止
するかまたはデータ誤りを見逃すことを避けることがで
きる。
エラー挿入の実行、およびその判断はマイクロプログラ
ムにより行うことができる。
ムにより行うことができる。
なお、エラー挿入によって転送データ自体が変わること
がない。
がない。
中央処理装置21のエラー挿入指令がない場合に(Sl
)、エラー検出回路5がエラーを検出したときには(S
9)、ステータスレジスタ回路12に格納された状態語
が命令解読実行制御回路9により中央処理装置12に報
告される(310)。また判断回路13は、エラー検出
により外部インタフェース制御回路11に異常報告を行
い(311) 、直ちに外部装置26に転送停止信号を
送出させデータ転送を停止させる(312)。
)、エラー検出回路5がエラーを検出したときには(S
9)、ステータスレジスタ回路12に格納された状態語
が命令解読実行制御回路9により中央処理装置12に報
告される(310)。また判断回路13は、エラー検出
により外部インタフェース制御回路11に異常報告を行
い(311) 、直ちに外部装置26に転送停止信号を
送出させデータ転送を停止させる(312)。
以上説明したように、本発明は、長時間連続運転を行う
ようなシステムにおいてもオフラインにしてエラー検出
回路の試験を行う必要がなく、システム運転中に随時エ
ラー検出回路を確認してデータの信頼性を確保すること
ができる優れた効果がある。
ようなシステムにおいてもオフラインにしてエラー検出
回路の試験を行う必要がなく、システム運転中に随時エ
ラー検出回路を確認してデータの信頼性を確保すること
ができる優れた効果がある。
第1図は本発明一実施例インタフェース装置のブロック
構成図。 第2図は本発明のインタフェース装置の動作を示すフロ
ーチャート。 第3図は従来例のインタフェース装置のブロック構成図
。 L2・・・ドライバレシーバ回路、3・・・出力データ
レジスタ、4・・・人力データレジスタ、5・・・エラ
ー検出回路、6・・・エラー挿入実行回路、7・・・エ
ラー挿入指示回路、8・・・共通バス制御回路、9・・
・命令解読実行制御回路、lO・・・データ転送制御回
路、11・・・外部インタフェース制御回路、12・・
・ステータスレジスタ回路、13・・・判断回路、14
・・・制御線、21・・・中央処理装置、22・・・主
記憶装置、23・・・インタフェース制御装置、24・
・・周辺制御装置、25・・・共通人出力バス、26・
・・外部装置。
構成図。 第2図は本発明のインタフェース装置の動作を示すフロ
ーチャート。 第3図は従来例のインタフェース装置のブロック構成図
。 L2・・・ドライバレシーバ回路、3・・・出力データ
レジスタ、4・・・人力データレジスタ、5・・・エラ
ー検出回路、6・・・エラー挿入実行回路、7・・・エ
ラー挿入指示回路、8・・・共通バス制御回路、9・・
・命令解読実行制御回路、lO・・・データ転送制御回
路、11・・・外部インタフェース制御回路、12・・
・ステータスレジスタ回路、13・・・判断回路、14
・・・制御線、21・・・中央処理装置、22・・・主
記憶装置、23・・・インタフェース制御装置、24・
・・周辺制御装置、25・・・共通人出力バス、26・
・・外部装置。
Claims (1)
- 【特許請求の範囲】 1、中央処理装置と外部装置との間のデータ転送を行う
データ転送手段と、このデータ転送手段の転送データの
エラーを検出するエラー検出回路と、上記中央処理装置
の命令語の解読および実行制御を行う命令解読実行制御
回路と、この命令解読実行制御回路の制御に従って上記
外部装置のデータ転送を制御する外部インタフェース制
御回路とを備えたインタフェース制御装置において、 上記命令解読実行制御回路で解読されたエラー挿入に関
する命令語に基づいてデータ転送手段に擬似的にエラー
を挿入する手段と、 上記エラー検出回路の検出結果およびこの挿入する手段
のエラー挿入情報が状態語として格納されるステータス
レジスタ回路と、 上記エラー検出回路の検出結果および上記挿入する手段
のエラー挿入情報に基づいて上記外部インタフェース制
御装置の制御を行う判断回路とを備え、 上記命令解読実行制御回路は、上記ステータスレジスタ
回路の内容を上記中央処理装置に報告する手段を含む ことを特徴とするインタフェース制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63217675A JPH0264745A (ja) | 1988-08-30 | 1988-08-30 | インターフェース制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63217675A JPH0264745A (ja) | 1988-08-30 | 1988-08-30 | インターフェース制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0264745A true JPH0264745A (ja) | 1990-03-05 |
Family
ID=16707962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63217675A Pending JPH0264745A (ja) | 1988-08-30 | 1988-08-30 | インターフェース制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0264745A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04273350A (ja) * | 1991-02-28 | 1992-09-29 | Nec Corp | 入出力インタフェース試験装置 |
US6026774A (en) * | 1997-06-27 | 2000-02-22 | Daihatsu Motor Co., Ltd. | Structure for connecting an intake tube to a cylinder head of an internal combustion engine |
US8485154B2 (en) | 2010-07-27 | 2013-07-16 | Sundance Enterprises Inc. | Intake manifold flange |
JP2020077095A (ja) * | 2018-11-06 | 2020-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム及びテスト制御方法 |
-
1988
- 1988-08-30 JP JP63217675A patent/JPH0264745A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04273350A (ja) * | 1991-02-28 | 1992-09-29 | Nec Corp | 入出力インタフェース試験装置 |
US6026774A (en) * | 1997-06-27 | 2000-02-22 | Daihatsu Motor Co., Ltd. | Structure for connecting an intake tube to a cylinder head of an internal combustion engine |
US8485154B2 (en) | 2010-07-27 | 2013-07-16 | Sundance Enterprises Inc. | Intake manifold flange |
JP2020077095A (ja) * | 2018-11-06 | 2020-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム及びテスト制御方法 |
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