JPS61148555A - インタフエ−ス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、データ処理システムの中央処理装置および主
記憶回路と外部装置の間に介在されて、前記中央処理装
置からの命令で、主記憶装置と外部装置間のデータ転送
制御を行なうインタフェース制御装置に関し、特にシス
テム迂転中にエラー検出機能の正常性を確認することを
可能とするための改良に関する。　　・ 従来技術 インタフェース制御装置１１２３は、第２図に示すよう
に、中央処理装ｇｌ１２１および主記憶装置２２と共通
入出力バス２５を介して接続され、中央処理装置２１の
命令によって外部装置２６と主記憶装置２２１１ｊｌの
データ転送の制御を行なう。図中２４は他の周辺制ｇｌ
装置を示す。

従来のインタフェース制御装置２３は、共通入出力バス
２５に接続された共通バス制御回路８．外部装置２６と
の間のデータ転送を制御するデータ転送制御回路１１．
転送データのエラー検出を行なうためのエラー検出回路
５．外部装置２Ｂに接続された外部インタフェース制御
回路１２．共通バス制御回路８および外部インタフェー
ス制御回路１２に接続されて中央処理装置２１から入力
される命令の解読および実行を行なう命令解読実行制御
回路９等から構成され、中央処理装置２１の命令によっ
て外部装置δ２６と主記憶装置２２間のデータ転送制御
を行なう、転送データはエラー検出回路５によってチェ
ックされ、エラー検出回路５が転送データのエラーを検
出したときは、中央処理装置２１へ報告すると共に外部
インタフェース制御回路１２から外部装置２６に対して
データ転送を中止させる信号を送出する。これによって
、転送データの信頼性を保証している。エラー検出回路
５は、例えば、冗長度を有するデータ線に対する垂直パ
リティチェックを行なうようなハードウェアであっても
よいし、またはＣＲＣ，ＬＲＣ，水平パリティチェック
のように主としてファームウェアでエラーチェックを実
現するものであってもよい。

上述した従来のインタフェース制御装置のエラー検出機
能は、当該システムの運転停止中においてオフラインチ
ェック時の確認項目としての試験が実行されてチェック
され、データ転送に際してデータを保全するために万全
を期している。しかし、当該システムの運転中にエラー
チェック機能の動作試験をすることはない、従って、シ
ステム運転中に突然エラー検出機能が故障した際には、
データの正常性が保証されず、エラーを伴ったまま処理
が続行されるという欠点がある。また、例えば長時間に
亘り間欠的にデータを収集。

制御するようなプロセスコントロールシステム等におい
てはエラー検出機能が正常に動作しているかどうかを確
認することができない。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、外部機器
を接続し、システムを運転中に中央処理装置からの命令
によって適時エラー検出機能をチェックすることができ
るインタフェース制御装置を提供し、もってシステムの
信頼性を向上させることにある。

発明の構成 本発明のインタフェース制御装置は、中央処理装置の共
通入出力バスに接続され、外部袋♂と主記憶装置間のデ
ータ転送を制御するデータ転送制御回路と、転送データ
のエラーを検出するためのエラー検出回路と、外部装置
のデータ転送を制御しかつ上記エラー検出回路のエラー
検出によって前記外部装置のデータ転送動作を停止させ
る外部インタフェース制御回路等を含み、前記中央処理
装置からの命令によって主記憶装置と前記外部装置間の
データ転送制御を行なうインタフェース制御装置におい
て、前記中央処理装置からのエラー挿入命令によって転
送データに故意にエラーを挿入するエラー挿入指示回路
と、前記エラー検出回路の検査結果および上記エラー挿
入指示回路によってエラー挿入したことを状態語として
格納し前記中央処理装置に報告するステータスレジスタ
回路と、上記故意のエラー挿入によって前記エラー検出
回路がエラー検出したときは前記外部インタフェース制
御回路から外部装置への転送停止信号を禁１ト、シ、逆
にエラー検出しないときは外部装置のデータ転送動作を
停止させるようにする判断回路とを備えて、システムの
動作中に前記エラー検出回路の正常性を確認することを
可能としたことを特徴とする。

発明の実施例 次に、本発明について１図面を参照して詳細に説明する
。

第１図は１本発明の一実施例を示すブロック図である。

すなわち、共通入出力バス２５に接続されたドライバレ
ジ−へ回路１と、外部装置２６に接続されたドライバレ
シーバ回路２との間に出力デ−タレンスタ３および入力
データレシスタ４を介在させ、共通入出力バス２５から
入力されたデータは出力データレシスタ３に−Ｒ蓄Ｆｔ
されてドライバレシーバ回路２から外部装置２６へ送出
され、外部装置２６からドライバレシーバ回路２に入力
されたデータは入力データレジスタ４に−Ｐｆ蓄積され
てから共通入出力バス２５へ送出される。ドライバレシ
ーバ回路１とドライバレジ−へ回路２間のデータ経路中
には、データ変換、データ幅の調整その他のデータ加工
手段が含まれる場合もあるが、第１図においてはこれら
の記載は省略している。上に代のデータ転送は、中央処
理装置２１から共通バス制御回路８に入力されたデータ
転送命令を命令解読実行制御回路９が解読して、データ
転送制御回路１０と外部インタフェース制御回路１２に
動作指示することにより、データ転送制御回路１０と外
部インタフェース制御回路１２の制御の下で行なわれる
。

データ転送中の出力データレジスタ３または入力データ
レジスタ４の出力データはエラー検出回路５によって常
時エラーチェックされる。エラーチェックは、パリティ
チェックまたはＣＲＣチェック等によって行なうことは
従来と同様である。エラーが検出された場合は、その状
態をステータスレジスタ回路１３に格納し、共通バス制
御回路８を介して中央処理装置２１に通知すると同時に
、判断回路１４が外部インタフェース制御回路１２を介
して外部装置２８にエラー報告を行ない、データ転送を
停止上するように動作する。外部装置２６へのエラー報
告は制帽１５のうちの１本を使用して行なう。

しかし１本実施例においては、システム運転中に中央処
理装置２１から適時エラー挿入命令を発出してエラー検
出回路５の機能チェックを行なうことができるようにし
ている。命令解読実行制御回路９は、中央処理装置２１
から入力されたエラー挿入命令を解釈し、エラー挿入指
示回路７にセットする。エラー挿入指示回路７にエラー
挿入命令がセットされると、エラー挿入実行制御回路６
は、データ転送が開始されたとき、出力データレジスタ
３または入力データレジスタ４に故意にエラーを挿入す
る。エラー挿入は、転送されるデータの性格に応じて、
例えば何語目かに故意にパリティエラーを発生させるよ
うにするか、またはデータをＩ　ＪｔＩドロップアウト
させること等の任意の方法によって行なう、エラー検出
回路５が正常に動作すれば、上述の故意に与えたエラー
はエラー検出回路５によって検出され、その状態語がス
テータスレジスタ回路１３に格納される。ステータスレ
ジスタ回路１３には、エラー挿入指示回路７の出力によ
ってエラー挿入状態にあることを示す′妖態語も格納さ
れており、中央処理装置２１は共通バス制御回路８を通
してステータスレジスタ回路１３の内容を読取ることに
よりエラー検出機能が正常であることを知ることができ
る。なお、判断回路１４は、エラー挿入指示回路７の出
力とエラー検出回路５の出力とによって故意に挿入され
たエラー検出に対しては、エラー検出報告を外部インタ
フェース制御回路１２から制御線１５に出力させないよ
うに動作してデータ転送が中断されないようにする。ま
た、故意にエラー挿入をしたにも拘らずエラー検出がさ
れない場合は逆に外部インタフェース制御回路１２が直
ちに外部装置２Ｂにデータ転送を停止させるように動作
する。従って、本実施例はエラー検出機能が正常に動作
しない場合は直ちにデータ転送を停止させてデータ誤り
を未然に防止することができるという効果がある。なお
、エラー挿入によって転送データ自体が変ることがない
ように工夫されることは勿論である。

なお、本発明は、上述のようなデータ経路に関するエラ
ー検出機能の他、例えば共通バス上のハンドシェイクに
かかわる制御信号の誤動作チェック等に関しても適用す
ることが可能である。

発明の効果 以上のように１本発明においては、中央処理装置からの
エラー挿入命令によって故意にエラーを挿入してエラー
チェック機能の正常性を確認できるように構成したから
、長時間連続運転を行なうようなシステムにおいても、
オフラインにしてエラーチェック機能の試験を行なうこ
となく、システム運転中に随時エラーチェック機能を確
認し、データの信頼性を向上することができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプａツク図、第２図は
データ処理システムおよび従来のインタフェース制御装
置の一例を示す図である。 図において、１．２：ドライバレシーバ回路、３：出力
データレジスタ、４：入力データレジスタ、５：エラー
検出回路、６：エラー挿入実行制御回路、７：エラー挿
入指示回路、８：共通バス制御回路、９：命令解読実行
制御回路、１０：データ転送制御回路、１１：データ転
送制御回路、１２：・　外部インタフェース制御回路、
１３：ステータスレジスタ回路、１４：＃断回路、１５
：制御線、２１：中央処理装置、２２：主記憶装置、２
３：インタフェース制ｇ！Ｊ装置、２４：崗辺制り＃装
置、２５：共通入出力バス、２８：外部装置。

Claims (1)

【特許請求の範囲】
1. 中央処理装置の共通入出力バスに接続され、外部装置と
   主記憶装置間のデータ転送を制御するデータ転送制御回
   路と、転送データのエラーを検出するためのエラー検出
   回路と、外部装置のデータ転送を制御しかつ上記エラー
   検出回路のエラー検出によつて前記外部装置のデータ転
   送動作を停止させる外部インタフェース制御回路等を含
   み、前記中央処理装置からの命令によつて主記憶装置と
   前記外部装置間のデータ転送制御を行なうインタフェー
   ス制御装置において、前記中央処理装置からのエラー挿
   入命令によつて転送データに故意にエラーを挿入するエ
   ラー挿入指示回路と、前記エラー検出回路の検査結果お
   よび上記エラー挿入指示回路によつてエラー挿入したこ
   とを状態語として格納し前記中央処理装置に報告するス
   テータスレジスタ回路と、上記故意のエラー挿入によつ
   て前記エラー検出回路がエラー検出したときは前記外部
   インタフェース制御回路から外部装置への転送停止信号
   を禁止し、逆にエラー検出しないときは外部装置のデー
   タ転送動作を停止させるようにする判断回路とを備えて
   、システムの動作中に前記エラー検出回路の正常性を確
   認することを可能としたことを特徴とするインタフェー
   ス制御装置。