JPS5916302B2 - チエツク装置 - Google Patents
チエツク装置Info
- Publication number
- JPS5916302B2 JPS5916302B2 JP51071603A JP7160376A JPS5916302B2 JP S5916302 B2 JPS5916302 B2 JP S5916302B2 JP 51071603 A JP51071603 A JP 51071603A JP 7160376 A JP7160376 A JP 7160376A JP S5916302 B2 JPS5916302 B2 JP S5916302B2
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- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明は中央演算処理装置（以下ＣＰＵと称する）、
入力データバス、出力データバス、入力装置および出力
装置とから構成される制御装置において、入力装置また
は出力装置の故障を検出し、上記制御装置が入出力装置
の故障によつて誤動作することを未然に防ぐチェック装
置に関するものである。
入力データバス、出力データバス、入力装置および出力
装置とから構成される制御装置において、入力装置また
は出力装置の故障を検出し、上記制御装置が入出力装置
の故障によつて誤動作することを未然に防ぐチェック装
置に関するものである。
大規模のプラントが多く出現し、これらに用いる制御装
置は高度の信頼性が要求される。
置は高度の信頼性が要求される。
例えば、原子力プラントでは制御装置に対して高度の信
頼性と、万一故障が発生した場合の早急なる検出とその
対策が必要とされる。このようなことから、上記制御装
置が稼動中何らかの誤動作が生じた場合、それが少くと
も入出力装置に関係あるか否かを即時に判断して制御装
置の誤動作を防止しなければならない。
頼性と、万一故障が発生した場合の早急なる検出とその
対策が必要とされる。このようなことから、上記制御装
置が稼動中何らかの誤動作が生じた場合、それが少くと
も入出力装置に関係あるか否かを即時に判断して制御装
置の誤動作を防止しなければならない。
従来いわゆるストアートプログラム方式の制御装置にお
いて、ＣＰＵにはメモリ装置のほかに、バスを介して多
くの入出力装置がＣＰＵに接続されている。
いて、ＣＰＵにはメモリ装置のほかに、バスを介して多
くの入出力装置がＣＰＵに接続されている。
第１図にその基本的なブロック図を示す。
第１図について説明すると、１はＣＰＵ）２はメモリ装
置、３は入力装置、４は出力装置、５はＣＰＵ１の入力
データバス、６はＣＰＵＩの出力データバス、□は入力
装置３からどのデータをＣＰＵ１へ入力するかを決める
入力選択信号線、８はＣＰＵ１からのデータを出力装置
４のどこへ出力するかを決める出力選択信号線、９は入
力装置３の出力データ線で入力データバス５に接続され
る。１０はメモリ装置２のデータ出力線、１１はデータ
バス５からのＣＰＵＩへのデータ入力線、１２はＣＰＵ
Ｉから出力データバス６へのデータ出力線、１３は出力
データバス６からメモリ装置２へのデータ入力線、１５
は外部機器から入力装置３へのデータ入力線、１６は出
力装置４から外部機器ヘのデータ出力線である従来から
メモリ装置２については、そのデータ信号に１ビツトま
たは２ビツトのチエツクビツトを付加してパリテイチエ
ツク等の検出方式によつてメモリ装置の誤まｂ検出がな
されていたが、入力装置３や出力装置４については適当
な検出方法がなく、・・−ドウエアを次々と取換えてチ
エツクしてゆくという原始的なチエツク方法に頼つてい
た。
置、３は入力装置、４は出力装置、５はＣＰＵ１の入力
データバス、６はＣＰＵＩの出力データバス、□は入力
装置３からどのデータをＣＰＵ１へ入力するかを決める
入力選択信号線、８はＣＰＵ１からのデータを出力装置
４のどこへ出力するかを決める出力選択信号線、９は入
力装置３の出力データ線で入力データバス５に接続され
る。１０はメモリ装置２のデータ出力線、１１はデータ
バス５からのＣＰＵＩへのデータ入力線、１２はＣＰＵ
Ｉから出力データバス６へのデータ出力線、１３は出力
データバス６からメモリ装置２へのデータ入力線、１５
は外部機器から入力装置３へのデータ入力線、１６は出
力装置４から外部機器ヘのデータ出力線である従来から
メモリ装置２については、そのデータ信号に１ビツトま
たは２ビツトのチエツクビツトを付加してパリテイチエ
ツク等の検出方式によつてメモリ装置の誤まｂ検出がな
されていたが、入力装置３や出力装置４については適当
な検出方法がなく、・・−ドウエアを次々と取換えてチ
エツクしてゆくという原始的なチエツク方法に頼つてい
た。
この場合不良個所検出までに多大の時間を要した。例え
ば原子カプラントの制御装置に訃いては、そのチエツク
のためにブラントからの入力信号を一時停止して、別の
テスト信号を発生してこの信号でチエツクすることは許
されず、オンラインでのチエツクが必要とされる。また
万一故障の場合には、これを即刻検出して、バツクアツ
プヘの切換等の処置が必要であつた。しかし、これらに
対する対策は十分でなかつた。この発明は、このような
従来の不具合点を解消し、データマルチプレクサと比較
器を用いて比較的簡単な構成で制御装置の動作を停止す
ることなくオンラインで確実にチエツクし、故障時の応
答も速く、また、その故障が入力装置か出力装置かを検
出することも出来るチエツク装置を提供することを目的
としている。
ば原子カプラントの制御装置に訃いては、そのチエツク
のためにブラントからの入力信号を一時停止して、別の
テスト信号を発生してこの信号でチエツクすることは許
されず、オンラインでのチエツクが必要とされる。また
万一故障の場合には、これを即刻検出して、バツクアツ
プヘの切換等の処置が必要であつた。しかし、これらに
対する対策は十分でなかつた。この発明は、このような
従来の不具合点を解消し、データマルチプレクサと比較
器を用いて比較的簡単な構成で制御装置の動作を停止す
ることなくオンラインで確実にチエツクし、故障時の応
答も速く、また、その故障が入力装置か出力装置かを検
出することも出来るチエツク装置を提供することを目的
としている。
以下この発明のチエツク装置について第２図を用いて詳
細に説明する。
細に説明する。
第２図はこの発明の一実施例である。第２図において１
〜１６については第１図に説明したものと同一である。
１７はこの発明の一要素をなすデータマルチプレクサで
入力装置３と接続線２１で接続され、入力装置３と同一
の入力信号１５が入力される。
〜１６については第１図に説明したものと同一である。
１７はこの発明の一要素をなすデータマルチプレクサで
入力装置３と接続線２１で接続され、入力装置３と同一
の入力信号１５が入力される。
１８は比較器で、たとえば排他的論理和、回路等で構成
され、データマルチブレクサ１７出力と接続線２２で接
続され、入カデータバスライン５と接続線２３で接続さ
れ、入カデータバスのデータ信号とデータマルチプレク
サ１７の出力データ信号との比較を行なうものである。
され、データマルチブレクサ１７出力と接続線２２で接
続され、入カデータバスライン５と接続線２３で接続さ
れ、入カデータバスのデータ信号とデータマルチプレク
サ１７の出力データ信号との比較を行なうものである。
１９は比較器で回路構成は比較器１８と同一であう、出
力データバスと接続線２４で接続され、出力データマル
チプレクサ２０の出力と接続線２５で接続され、出力デ
ータバス６のデータ信号とデータマルチプレクサ２０の
出力デ−タ信号との比較を行なうものである。
力データバスと接続線２４で接続され、出力データマル
チプレクサ２０の出力と接続線２５で接続され、出力デ
ータバス６のデータ信号とデータマルチプレクサ２０の
出力デ−タ信号との比較を行なうものである。
次にこの発明の装置の動作について説明する。
第２図に訃いて外部機器からのデータ入力は、入力信号
線１５によつて入力装置３に入力されると同時に接続線
２１を通してデータマルチブレクサ１７にも入力される
。入力装置３訃よびデータマルチプレクサ１７はＣＰＵ
１からの入力選択信号線７によつて指令を受け、データ
マルチプレクサ１７は所定のタイミングで比較器１８で
比較するように制御される。いま入力装置３が正常であ
るとすると、その出力線９にあらわれるデータと、デー
タマルチブレクサ１７の出力線２２にあらわれるデータ
とは一致する。従つてデータマルチプレクサ１７の出力
と入カデータバス５の出力すなわち入力装置３の出力と
を入力とする比較器１８の出力にはこの時正常信号が発
せられる。ところでもし入力装置３が異常であつたとす
ると、その出力線９にあらわれるデータとデータマルチ
プレクサ１７の出力線２２にあらわれるデータとは一致
しないことになｂ比較器１８の出力には入力装置異常の
信号が発せられる。次にＣＰＵ１の出力データは出力デ
ータバス６から出力装置４に入力されると共に比較器１
９にも入力される。
線１５によつて入力装置３に入力されると同時に接続線
２１を通してデータマルチブレクサ１７にも入力される
。入力装置３訃よびデータマルチプレクサ１７はＣＰＵ
１からの入力選択信号線７によつて指令を受け、データ
マルチプレクサ１７は所定のタイミングで比較器１８で
比較するように制御される。いま入力装置３が正常であ
るとすると、その出力線９にあらわれるデータと、デー
タマルチブレクサ１７の出力線２２にあらわれるデータ
とは一致する。従つてデータマルチプレクサ１７の出力
と入カデータバス５の出力すなわち入力装置３の出力と
を入力とする比較器１８の出力にはこの時正常信号が発
せられる。ところでもし入力装置３が異常であつたとす
ると、その出力線９にあらわれるデータとデータマルチ
プレクサ１７の出力線２２にあらわれるデータとは一致
しないことになｂ比較器１８の出力には入力装置異常の
信号が発せられる。次にＣＰＵ１の出力データは出力デ
ータバス６から出力装置４に入力されると共に比較器１
９にも入力される。
一方出力装置４の出力線１６に接続線２６で接続された
データマルチブレクサ２０はＣＰＵ１のデータ出力選択
信号線８によつて指令を受け、データマルチブレクサ２
０は所定のタイミングで比較器１９で比較するように制
御される。従つて出力データバス６のデータすなわち出
力装置４の入カデータと、データマルチブレクサ２０の
出力データが一致していれば比較器１９は出力装置正常
の信号を出力し、そうでないときには比較器１９は出力
装置異常の信号を発する。上記のようなチエツク装置を
用いるとオンラインで入出力信号それ自体をテスト信号
として常時チエツクでき、チエツクのために入力を制限
してテスト信号を発生したクする必要がなく、しかも故
障時の検出が即刻にできる。また、入力装置と出力装置
のそれぞれにチエツク装置を設けているので故障個所の
限定もできる。したがつて大規模プラントの重要な制御
装置に用いると威力を発揮する。即ち、原子カプラント
等では時々刻々の入力変化を常時監視しておう、これら
のチエツクもまた常時行ない、故障発生時にはプラント
を止めることなく即時の対応ができる。このような重要
プラントでは一般に本発明の入力装置と出力装置に対す
るチエツク装置の他に、入力バスと、出力バス間にも別
の手段のチエツク装置を設けてＣＰＵの動作等もチエツ
クしている。したがつて、制御装置全体のチエツクを３
分割して行なうことによつて、故障個所の限定ができる
ので、その対策も早くすることができ、保守性もよくな
る。これらのことから高い信頼性を得ることができる。
以上の説明から明らかなようにストアートプログラム方
式の制御装置に対して、データマルチプレクサと比較器
とからなるチエツク装置を入力側訃よび出力側に具備す
ることによつて、その入力装置または出力装置のそれぞ
れの誤動作をオンラインで即時に検出し、前記制御装置
の誤制御を未然に防止することができる。また構成要素
は集積回路（ＩＣ）で比較的簡単に実現でき、全体的に
簡単な構成で検出動作が速く、実時間で確実に検出でき
て実用上の利点も多大である。
データマルチブレクサ２０はＣＰＵ１のデータ出力選択
信号線８によつて指令を受け、データマルチブレクサ２
０は所定のタイミングで比較器１９で比較するように制
御される。従つて出力データバス６のデータすなわち出
力装置４の入カデータと、データマルチブレクサ２０の
出力データが一致していれば比較器１９は出力装置正常
の信号を出力し、そうでないときには比較器１９は出力
装置異常の信号を発する。上記のようなチエツク装置を
用いるとオンラインで入出力信号それ自体をテスト信号
として常時チエツクでき、チエツクのために入力を制限
してテスト信号を発生したクする必要がなく、しかも故
障時の検出が即刻にできる。また、入力装置と出力装置
のそれぞれにチエツク装置を設けているので故障個所の
限定もできる。したがつて大規模プラントの重要な制御
装置に用いると威力を発揮する。即ち、原子カプラント
等では時々刻々の入力変化を常時監視しておう、これら
のチエツクもまた常時行ない、故障発生時にはプラント
を止めることなく即時の対応ができる。このような重要
プラントでは一般に本発明の入力装置と出力装置に対す
るチエツク装置の他に、入力バスと、出力バス間にも別
の手段のチエツク装置を設けてＣＰＵの動作等もチエツ
クしている。したがつて、制御装置全体のチエツクを３
分割して行なうことによつて、故障個所の限定ができる
ので、その対策も早くすることができ、保守性もよくな
る。これらのことから高い信頼性を得ることができる。
以上の説明から明らかなようにストアートプログラム方
式の制御装置に対して、データマルチプレクサと比較器
とからなるチエツク装置を入力側訃よび出力側に具備す
ることによつて、その入力装置または出力装置のそれぞ
れの誤動作をオンラインで即時に検出し、前記制御装置
の誤制御を未然に防止することができる。また構成要素
は集積回路（ＩＣ）で比較的簡単に実現でき、全体的に
簡単な構成で検出動作が速く、実時間で確実に検出でき
て実用上の利点も多大である。
第１図は従来のストアートプログラム制御装置の基本プ
ロツク図、第２図はこの発明の一実施例を示すプロツク
図であり、図に卦いて１はＣＰＵｌ２はメモリ装置、３
は入力装置、４は出力装置、５はＣＰＵの入力データバ
ス、６はＣＰＵの出力データバス、７は入力選択信号線
、８は出力選択信号線、９は入力装置３の出力線、１０
はメモリ装置２のデータ出力線、１１はＣＰＵｌへのデ
ータ入力線、１２はＣＰＵｌからのデータ出力線、１３
はメモリ装置２へのデータ入力線、１４は出力装置４へ
のデータ入力線、１５は入力装置３へのデータ入力線、
１６は出力装置４からのデータ出力線、１７は入力デー
タマルチプレクサ、１８は入力側データ比較器、１９は
出力側データ比較器、２０は出力データマルチプレクサ
、２１は人力データマルチプレクサ１７の入力線、２２
は入力データマルチプレクサ１７の出力線、２３は入力
側データ比較器１８のデータ入力線、２４は出力側デー
タ比較器１９のデータ入力線、２５は出力側デ―タJモ
Vけフνクサ２０のデ―夕出力線、２６は出力データマ
ルチプレクサ２０の入力線である。
ロツク図、第２図はこの発明の一実施例を示すプロツク
図であり、図に卦いて１はＣＰＵｌ２はメモリ装置、３
は入力装置、４は出力装置、５はＣＰＵの入力データバ
ス、６はＣＰＵの出力データバス、７は入力選択信号線
、８は出力選択信号線、９は入力装置３の出力線、１０
はメモリ装置２のデータ出力線、１１はＣＰＵｌへのデ
ータ入力線、１２はＣＰＵｌからのデータ出力線、１３
はメモリ装置２へのデータ入力線、１４は出力装置４へ
のデータ入力線、１５は入力装置３へのデータ入力線、
１６は出力装置４からのデータ出力線、１７は入力デー
タマルチプレクサ、１８は入力側データ比較器、１９は
出力側データ比較器、２０は出力データマルチプレクサ
、２１は人力データマルチプレクサ１７の入力線、２２
は入力データマルチプレクサ１７の出力線、２３は入力
側データ比較器１８のデータ入力線、２４は出力側デー
タ比較器１９のデータ入力線、２５は出力側デ―タJモ
Vけフνクサ２０のデ―夕出力線、２６は出力データマ
ルチプレクサ２０の入力線である。
Claims (1)
- １ 入力装置、入力バス、中央演算装置、メモリ装置、
出力バス、出力装置を有する制御装置の上記入力装置お
よび出力装置をチェックするチェック装置において、入
力信号が入力される入力データマルチプレクサと、この
入力データマルチプレクサを経た上記入力信号と上記入
力バス上の信号とを比較する出力側比較器とからなる入
力側チェック装置、上記出力信号が入力される出力デー
タマルチプレクサと、この出力データマルチプレクサを
経た上記出力信号と上記出力バスの信号とを比較する出
力側比較器とからなる出力側チェック装置を備え、上記
中央演算処理装置の指令で上記入力データマルチプレク
サおよび出力データマルチプレクサが上記入力装置およ
び出力装置のそれぞれの入力信号とその入力信号に対応
する出力信号とを所定のタイミングで上記入力側および
出力側の比較器で比較するよう制御し、この比較によつ
て上記入力装置または出力装置に故障があつたとき実時
間内で故障検出するようにしたことを特徴とするチェッ
ク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071603A JPS5916302B2 (ja) | 1976-06-16 | 1976-06-16 | チエツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071603A JPS5916302B2 (ja) | 1976-06-16 | 1976-06-16 | チエツク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52153638A JPS52153638A (en) | 1977-12-20 |
| JPS5916302B2 true JPS5916302B2 (ja) | 1984-04-14 |
Family
ID=13465387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51071603A Expired JPS5916302B2 (ja) | 1976-06-16 | 1976-06-16 | チエツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916302B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558447A (en) * | 1983-02-28 | 1985-12-10 | International Business Machines Corporation | Self-testing facilities of off-chip drivers for processor and the like |
| JPH0670002U (ja) * | 1993-03-04 | 1994-09-30 | 理化工業株式会社 | 調節計 |
-
1976
- 1976-06-16 JP JP51071603A patent/JPS5916302B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52153638A (en) | 1977-12-20 |
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