JP2767820B2 - 異常監視部の診断装置 - Google Patents
異常監視部の診断装置Info
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- JP2767820B2 JP2767820B2 JP63183292A JP18329288A JP2767820B2 JP 2767820 B2 JP2767820 B2 JP 2767820B2 JP 63183292 A JP63183292 A JP 63183292A JP 18329288 A JP18329288 A JP 18329288A JP 2767820 B2 JP2767820 B2 JP 2767820B2
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- Japan
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- circuit
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- monitoring circuit
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、制御用コンピュータ装置に設置される制御
対象の異常監視回路の診断装置に関するものである。
対象の異常監視回路の診断装置に関するものである。
B.発明の概要 本発明は、コンピュータ装置における制御対象の異常
監視回路の診断装置において、中央演算部（以下CPUと
称す）の動作によって異常信号を疑似的に発生させるた
めの異常シミュレート回路を設け、この異常シミュレー
ト回路よりの発生信号を異常監視回路が感知できるか否
かをCPUが判断することによって、異常監視回路の異常
の有無確認を短時間にて行うようにしたものである。
監視回路の診断装置において、中央演算部（以下CPUと
称す）の動作によって異常信号を疑似的に発生させるた
めの異常シミュレート回路を設け、この異常シミュレー
ト回路よりの発生信号を異常監視回路が感知できるか否
かをCPUが判断することによって、異常監視回路の異常
の有無確認を短時間にて行うようにしたものである。
C.従来の技術 一般的な制御用コンピュータ装置は、制御を司るCPU
と、メモリやI/Oなどの制御対象があり、この制御対象
の動作状態を監視し、異常が発生した場合には素早くCP
Uに知らせるための異常監視部を備えている場合が多
い。
と、メモリやI/Oなどの制御対象があり、この制御対象
の動作状態を監視し、異常が発生した場合には素早くCP
Uに知らせるための異常監視部を備えている場合が多
い。
第３図はその例を示したもので、１はCPU,2は異常監
視回路、３は制御対象であり、CPU1と制御対象３間は、
アドレスやデータ，コントロール信号を授受するための
制御信号線によって接続されている。制御対象３から異
常監視回路２に向かう異常情報信号としては、制御用コ
ンピュータ装置によっても異なるが、パリティチェック
情報,CRCチェック情報，タイムアウト監視情報，誤アク
セス監視情報，ウォッチドッグタイマ情報，クロック停
止監視情報などがある。異常監視回路２では、これら制
御対象３から受けとる信号を監視し、異常を検出すると
CPU1に対してこれを知らせるための信号（異常割込み信
号）を生成する。
視回路、３は制御対象であり、CPU1と制御対象３間は、
アドレスやデータ，コントロール信号を授受するための
制御信号線によって接続されている。制御対象３から異
常監視回路２に向かう異常情報信号としては、制御用コ
ンピュータ装置によっても異なるが、パリティチェック
情報,CRCチェック情報，タイムアウト監視情報，誤アク
セス監視情報，ウォッチドッグタイマ情報，クロック停
止監視情報などがある。異常監視回路２では、これら制
御対象３から受けとる信号を監視し、異常を検出すると
CPU1に対してこれを知らせるための信号（異常割込み信
号）を生成する。
D.発明が解決しようとする課題 より高い信頼性が要求される制御システムにおいて
は、その制御用コンピュータ装置における異常監視機能
は重要視されている。
は、その制御用コンピュータ装置における異常監視機能
は重要視されている。
ところで、異常監視機能である回路２は、通常は常に
動作している回路ではなく、制御対象３に異常が発生し
たときのみ動作するので、異常監視回路２そのものに故
障が発生した場合には、これを知る術がなく、また、故
障したままこれを運用した場合には、実際に制御対象に
異常が発生した時に感知不可能となり、重大トラブルに
つながる恐れを有している。
動作している回路ではなく、制御対象３に異常が発生し
たときのみ動作するので、異常監視回路２そのものに故
障が発生した場合には、これを知る術がなく、また、故
障したままこれを運用した場合には、実際に制御対象に
異常が発生した時に感知不可能となり、重大トラブルに
つながる恐れを有している。
そこで従来は、この種異常監視回路の動作確認は、コ
ンピュータのオペレータが専用の外付け回路や、通常の
運用外の特殊な環境設定を行い。個別に実施せざるを得
なかったため、製造検査や、メンテナンスについては多
くの時間を要していた。
ンピュータのオペレータが専用の外付け回路や、通常の
運用外の特殊な環境設定を行い。個別に実施せざるを得
なかったため、製造検査や、メンテナンスについては多
くの時間を要していた。
したがって本発明の目的とするところは、異常監視回
路そのものの動作確認をCPUによって行うことを可能に
した自己診断装置を提供せんとするものである。
路そのものの動作確認をCPUによって行うことを可能に
した自己診断装置を提供せんとするものである。
E.課題を解決するための手段 本発明は、コンピュータシステムにおける制御対象の
異常を異常監視回路にて検出し、CPU異常割込み信号を
送出するものにおいて、CPUの動作によって異常信号を
疑似的に発生させる異常シミュレート回路を設ける。そ
して、この回路のシミュレート信号は、制御対象よりの
異常情報信号との論理和がとられて異常監視回路に出力
するよう構成されたものである。
異常を異常監視回路にて検出し、CPU異常割込み信号を
送出するものにおいて、CPUの動作によって異常信号を
疑似的に発生させる異常シミュレート回路を設ける。そ
して、この回路のシミュレート信号は、制御対象よりの
異常情報信号との論理和がとられて異常監視回路に出力
するよう構成されたものである。
F.作用 CPUが異常シミュレート回路に診断信号を出力する
と、この異常シミュレート回路は異常シミュレート信号
を生成して異常監視回路に出力する。異常監視回路は、
正常であればCPUに対して異常割込み信号を出力する
が、異常出あればこの信号は出力されない。したがって
CPUは、異常割込み信号の有無を判断して異常監視回路
の機能動作診断をすることができる。
と、この異常シミュレート回路は異常シミュレート信号
を生成して異常監視回路に出力する。異常監視回路は、
正常であればCPUに対して異常割込み信号を出力する
が、異常出あればこの信号は出力されない。したがって
CPUは、異常割込み信号の有無を判断して異常監視回路
の機能動作診断をすることができる。
G.実施例 第１図は本発明の一実施例を示したもので、４はCP
U、５は異常監視回路、６は制御対象で、この制御対象
６とCPU4間は制御信号線を通して信号の授受が行われ
る。７は異常シミュレート回路で、この回路７は、CPU4
よりの診断信号を受けて異常シミュレート信号を生成
し、OR回路８に出力する。OR回路８は、この異常シミュ
レート信号と、制御対象６よりの異常情報信号との論理
和を得るための回路である。
U、５は異常監視回路、６は制御対象で、この制御対象
６とCPU4間は制御信号線を通して信号の授受が行われ
る。７は異常シミュレート回路で、この回路７は、CPU4
よりの診断信号を受けて異常シミュレート信号を生成
し、OR回路８に出力する。OR回路８は、この異常シミュ
レート信号と、制御対象６よりの異常情報信号との論理
和を得るための回路である。
第２図は異常シミュレート回路７の具体例を示したも
のである。同図において、９はアドレスデコード回路、
10はAND回路で、アドレスデコード回路９のSEL信号とCP
U4よりの書込みアクセスWRとの論理積を得る。11はデー
タラッチ回路であり、これら９〜11によって異常発生情
報レジスタＡが構成されている。Ｂは異常信号発生部
で、この異常信号発生部Ｂは異常タイミング発生回路12
とAND回路13とよりなっている。
のである。同図において、９はアドレスデコード回路、
10はAND回路で、アドレスデコード回路９のSEL信号とCP
U4よりの書込みアクセスWRとの論理積を得る。11はデー
タラッチ回路であり、これら９〜11によって異常発生情
報レジスタＡが構成されている。Ｂは異常信号発生部
で、この異常信号発生部Ｂは異常タイミング発生回路12
とAND回路13とよりなっている。
なお、異常タイミング発生回路12は、CPU1の動作に応
じた同期信号に従って疑似異常を発生するタイミングを
生成する回路であって、異常をシミュレーションする内
容毎にタイミングは異なるのでその詳細説明は省略する
が、場合によってはこの回路は不要となることも多い。
じた同期信号に従って疑似異常を発生するタイミングを
生成する回路であって、異常をシミュレーションする内
容毎にタイミングは異なるのでその詳細説明は省略する
が、場合によってはこの回路は不要となることも多い。
以上のように構成された本発明において、その動作を
説明する。
説明する。
CPU4と制御対象６間において信号の授受を行っている
或る時間に、CPU4は異常シミュレート回路７に対して起
動をかける。すなわちアドレスデコード回路９は、CPU4
から与えられるアドレスをデコードし、それが異常シミ
ュレート回路７に対するアクセスの場合にはSEL信号を
生成する。AND回路10は、このSEL信号が論理１で、かつ
CPU4が書込みWR信号が出力させたことを条件にラッチパ
ルスを生成し、データラッチ回路11に出力する。データ
ラッチ回路11は、このラッチパルスによってCPU4によっ
てCPU4から与えられるデータの内容をラッチする。これ
によってCPU4が異常発生情報レジスタＡに対して必要な
データを書込めば、これがラッチされることになる。
（CPUから与えられるデータは複数の異常検出機能があ
るが、そのうちの診断機能動作の一つが選択される） 一方、異常タイミング発生回路12にはタイミング同期
信号が入力され、CPUの動作に応じた同期信号に従って
疑似異常の発生タイミング信号を生成してAND回路13に
出力する。AND回路13では、異常発生情報レジスタＡに
ラッチされた診断する機能の選択情報と、異常発生タイ
ミング信号の論理積をとって診断する機能毎に適切なタ
イミングで異常シミュレート信号を生成する。この信号
はOR回路８を通って異常監視回路５に異常情報として与
えられる。このとき、異常監視回路５が正常に動作して
いる限り、この異常情報が感知され、CPU4に対して異常
割込み信号が出力されるが、もしも異常監視回路５に故
障が発生していた場合には、異常情報を感知することが
できず、したがってCPU4に対する異常割込み信号は出力
されないことになる。CPU4は、異常シミュレート回路７
に対して診断起動をかけたにもかかわらず異常割込み信
号が生成されたか否かを監視することによって異常監視
回路そのものの機能動作診断を行うことができる。
或る時間に、CPU4は異常シミュレート回路７に対して起
動をかける。すなわちアドレスデコード回路９は、CPU4
から与えられるアドレスをデコードし、それが異常シミ
ュレート回路７に対するアクセスの場合にはSEL信号を
生成する。AND回路10は、このSEL信号が論理１で、かつ
CPU4が書込みWR信号が出力させたことを条件にラッチパ
ルスを生成し、データラッチ回路11に出力する。データ
ラッチ回路11は、このラッチパルスによってCPU4によっ
てCPU4から与えられるデータの内容をラッチする。これ
によってCPU4が異常発生情報レジスタＡに対して必要な
データを書込めば、これがラッチされることになる。
（CPUから与えられるデータは複数の異常検出機能があ
るが、そのうちの診断機能動作の一つが選択される） 一方、異常タイミング発生回路12にはタイミング同期
信号が入力され、CPUの動作に応じた同期信号に従って
疑似異常の発生タイミング信号を生成してAND回路13に
出力する。AND回路13では、異常発生情報レジスタＡに
ラッチされた診断する機能の選択情報と、異常発生タイ
ミング信号の論理積をとって診断する機能毎に適切なタ
イミングで異常シミュレート信号を生成する。この信号
はOR回路８を通って異常監視回路５に異常情報として与
えられる。このとき、異常監視回路５が正常に動作して
いる限り、この異常情報が感知され、CPU4に対して異常
割込み信号が出力されるが、もしも異常監視回路５に故
障が発生していた場合には、異常情報を感知することが
できず、したがってCPU4に対する異常割込み信号は出力
されないことになる。CPU4は、異常シミュレート回路７
に対して診断起動をかけたにもかかわらず異常割込み信
号が生成されたか否かを監視することによって異常監視
回路そのものの機能動作診断を行うことができる。
H.発明の効果 以上のように本発明は、制御システム等に利用される
制御コンピュータにおいて、通常動作では動作しない異
常監視回路に対してCPUの動作によって異常信号を疑似
的に発生させ、これを異常監視回路が感知できるか否か
をCPU自身が判断するようにしたものであるから、普段
は動作してない回路に対するシステム運用中での診断が
可能となり、コンピュータ自身ならびにシステム全体の
信頼性を一段と向上させることができる。また、従来は
この種異常監視回路の動作確認は、コンピュータのオペ
レータが専用の外付け回路や、通常の運用外の特殊な環
境設定を行い、個別に実施して製造検査やメンテナンス
に多くの時間を要していたものと比較して、通常の運用
状態におけるCPUによる診断が可能となるため、それら
のための所要時間を大幅に短縮することができる。
制御コンピュータにおいて、通常動作では動作しない異
常監視回路に対してCPUの動作によって異常信号を疑似
的に発生させ、これを異常監視回路が感知できるか否か
をCPU自身が判断するようにしたものであるから、普段
は動作してない回路に対するシステム運用中での診断が
可能となり、コンピュータ自身ならびにシステム全体の
信頼性を一段と向上させることができる。また、従来は
この種異常監視回路の動作確認は、コンピュータのオペ
レータが専用の外付け回路や、通常の運用外の特殊な環
境設定を行い、個別に実施して製造検査やメンテナンス
に多くの時間を要していたものと比較して、通常の運用
状態におけるCPUによる診断が可能となるため、それら
のための所要時間を大幅に短縮することができる。
第１図は本発明の一実施例を示す構成図、第２図は異常
シミュレート回路の構成図、第３図は従来の制御用コン
ピュータ装置の構成図である。 ４……中央演算部、５……異常監視回路、６……制御対
象、７……異常シミュレート回路。
シミュレート回路の構成図、第３図は従来の制御用コン
ピュータ装置の構成図である。 ４……中央演算部、５……異常監視回路、６……制御対
象、７……異常シミュレート回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 23/02
Claims (1)
- 【請求項１】中央演算部と制御対象とを有し、制御対象
より異常監視回路に異常情報信号を導入して制御対象を
監視し、異常発生時には中央演算部に異常割込み信号を
出力するものにおいて、前記中央演算部よりのアドレス
信号をデコードして、異常シミュレーションに対する起
動信号を生成し、この起動信号と中央演算部よりの書き
込み信号との論理積で中央演算部よりデコータを取り込
んで異常信号を疑似的に発生させる異常シミュレート回
路と、この異常シミュレート回路のシミュレート信号と
前記異常情報信号との論理和を得て前記異常監視回路に
信号を送るためのOR回路を備え、前記中央演算部は異常
監視回路からの異常割込み信号の有無を判断することに
より異常監視回路の機能動作診断を行うようにしたこと
を特徴とする異常監視部の診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183292A JP2767820B2 (ja) | 1988-07-22 | 1988-07-22 | 異常監視部の診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183292A JP2767820B2 (ja) | 1988-07-22 | 1988-07-22 | 異常監視部の診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232409A JPH0232409A (ja) | 1990-02-02 |
| JP2767820B2 true JP2767820B2 (ja) | 1998-06-18 |
Family
ID=16133109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183292A Expired - Fee Related JP2767820B2 (ja) | 1988-07-22 | 1988-07-22 | 異常監視部の診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767820B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741967B2 (ja) * | 1991-05-22 | 1998-04-22 | 富士通株式会社 | 被監視制御装置の監視入力部を含む動作確認方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126103A (ja) * | 1984-07-17 | 1986-02-05 | Toshiba Corp | 制御動作判定装置 |
-
1988
- 1988-07-22 JP JP63183292A patent/JP2767820B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232409A (ja) | 1990-02-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |