JPH0285946A - Ｃｐｕ制御バス障害による誤動作防止方式 - Google Patents
Ｃｐｕ制御バス障害による誤動作防止方式Info
- Publication number
- JPH0285946A JPH0285946A JP63236564A JP23656488A JPH0285946A JP H0285946 A JPH0285946 A JP H0285946A JP 63236564 A JP63236564 A JP 63236564A JP 23656488 A JP23656488 A JP 23656488A JP H0285946 A JPH0285946 A JP H0285946A
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- 230000007257 malfunction Effects 0.000 title claims abstract description 10
- 230000001934 delay Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（ＣＰＵ ）を備えるＣＰＵカ
ードと、このＣＰＵからＣＰＵバスを介して制御される
インタフェース（Ｉ／Ｆ ）カードとを有するデータ伝
送装置用Ａられ、 ＣＰＵバスを用いた制御の際に発生
する障害による誤動作の防止に関する。
ードと、このＣＰＵからＣＰＵバスを介して制御される
インタフェース（Ｉ／Ｆ ）カードとを有するデータ伝
送装置用Ａられ、 ＣＰＵバスを用いた制御の際に発生
する障害による誤動作の防止に関する。
従来、この種のデータ伝送製置において、誤動作を防止
する場合には、工βカードにＣＰＵからデータを設定し
た後、このデータを読み出し、この読み出しデータが正
しいかどうかを確認するか。
する場合には、工βカードにＣＰＵからデータを設定し
た後、このデータを読み出し、この読み出しデータが正
しいかどうかを確認するか。
あるいは■βカードにデータを設定する際ＣＰＵバスに
障害が発生したことを知らせるようにしている。
障害が発生したことを知らせるようにしている。
上述した従来のＣＰＵ制御バスの障害による誤動作の防
止は、バス障害が発生したことを検出した後、もう１度
ＣＰＵからデータｅ Ｉ／′Ｆカーげに再設定するとい
う方式であり２例えば、障害により誤データが書き込ま
れた後、正しいデータが書き込まれることになり、その
結果、工βカード上において誤データで動作する時間が
存在するという問題点がある。
止は、バス障害が発生したことを検出した後、もう１度
ＣＰＵからデータｅ Ｉ／′Ｆカーげに再設定するとい
う方式であり２例えば、障害により誤データが書き込ま
れた後、正しいデータが書き込まれることになり、その
結果、工βカード上において誤データで動作する時間が
存在するという問題点がある。
さらに、工βカードが外部装置に接続されている場合に
、 ＩＡ；’カードが誤動作した場合、外部装置にまで
悪影響を与えるという間層点がある。
、 ＩＡ；’カードが誤動作した場合、外部装置にまで
悪影響を与えるという間層点がある。
本発明によれば、中央処理装置（ＣＰＵ ）を備えるＣ
ＰＵカードと、該ＣＰＵからＣＰＵ制御バスを介してデ
ータを渡されて動作するインタフェースカードとを有す
るデータ伝送装置において、前記ＣＰＵカードには前記
ＣＰＵからの書き込み信号を所定時間遅延させるディレ
ィ回路と、エラーチェックコードを発生するエラーチェ
ックコード発生回路とが備えられ、 Ｉ／Ｆ’カードに
は、エラーチェックコードに基づ−て障害検出を行う障
害検出回路が備えられ、 ＣＰＵ制御バスの障害により
、障害が検出されると、前記インタフェースカードへの
誤データの設定を停止するようにしたことを特徴とする
ＣＰＵ制御バス障害による誤動作防止方式が得られる。
ＰＵカードと、該ＣＰＵからＣＰＵ制御バスを介してデ
ータを渡されて動作するインタフェースカードとを有す
るデータ伝送装置において、前記ＣＰＵカードには前記
ＣＰＵからの書き込み信号を所定時間遅延させるディレ
ィ回路と、エラーチェックコードを発生するエラーチェ
ックコード発生回路とが備えられ、 Ｉ／Ｆ’カードに
は、エラーチェックコードに基づ−て障害検出を行う障
害検出回路が備えられ、 ＣＰＵ制御バスの障害により
、障害が検出されると、前記インタフェースカードへの
誤データの設定を停止するようにしたことを特徴とする
ＣＰＵ制御バス障害による誤動作防止方式が得られる。
次に本発明【ついて実施例によって説明する。
第１図を参照して、 ＣＰＵカードはＣＰＵ １ 、デ
ィレィ回路２．及びチエツクコード発生回路３を備えて
いる。一方Ｉ／Ｆカードはデータ設定部４及び障害検出
回路５を備えている。そして、 ＣＰＵカードと工、々
カードとはＣＰＵバスによって接続される。
ィレィ回路２．及びチエツクコード発生回路３を備えて
いる。一方Ｉ／Ｆカードはデータ設定部４及び障害検出
回路５を備えている。そして、 ＣＰＵカードと工、々
カードとはＣＰＵバスによって接続される。
第２図及び第３図も参照してＣＰＵ １から出力される
データはチエツクコード発生回路５から発生したエラー
チェックコードとともにＣＰＵバスを介してＩ／Ｆカー
ドへ転送される。この際、 ＣＰＵ Ｉからのライトパ
ルスがディレィ回路２によって所定時間遅延されて、こ
の結果、データより遅延されて出力される。Ｉ／Ｆ’カ
ードでは、データとエラーチェックコードとが障害検出
回路５に入力され。
データはチエツクコード発生回路５から発生したエラー
チェックコードとともにＣＰＵバスを介してＩ／Ｆカー
ドへ転送される。この際、 ＣＰＵ Ｉからのライトパ
ルスがディレィ回路２によって所定時間遅延されて、こ
の結果、データより遅延されて出力される。Ｉ／Ｆ’カ
ードでは、データとエラーチェックコードとが障害検出
回路５に入力され。
ここでエラー検出される。
エラーが発生した時には（エラーが検出されると）、障
害検出回路５はＣＰＵ ｆからの遅延ライトパルスをマ
スクし、データ設定部４へのデータの設定を止めるとと
もにＣＰＵ １ヘエラーであること゛をＣＰＵバスを介
して通知する。ＣＰＵ Ｉ Ｉｆｉエラーを認識すると
、再度データ書き込みを行う。
害検出回路５はＣＰＵ ｆからの遅延ライトパルスをマ
スクし、データ設定部４へのデータの設定を止めるとと
もにＣＰＵ １ヘエラーであること゛をＣＰＵバスを介
して通知する。ＣＰＵ Ｉ Ｉｆｉエラーを認識すると
、再度データ書き込みを行う。
以上説明したように本発明では、 ＣＰＵカードにデー
タのライト（書込み）信号を所定時間遅延させるディレ
ィ回路とエラーチェックコード発生回路とを備えＩ Ｉ
／々カードに障害検出回路を備えることによって、 Ｃ
ＰＵ制御バス上でデータエラーが発生してもｌ Ｉ／々
カードに誤データを設定することがなくなり、これによ
って工βカードの誤動作を防止することができる。さら
に、工βカードに接続されている外部装置に悪影響を与
えることがなＡようにすることができるという効果があ
る。
タのライト（書込み）信号を所定時間遅延させるディレ
ィ回路とエラーチェックコード発生回路とを備えＩ Ｉ
／々カードに障害検出回路を備えることによって、 Ｃ
ＰＵ制御バス上でデータエラーが発生してもｌ Ｉ／々
カードに誤データを設定することがなくなり、これによ
って工βカードの誤動作を防止することができる。さら
に、工βカードに接続されている外部装置に悪影響を与
えることがなＡようにすることができるという効果があ
る。
グを示す図である。
ｌ・・・ＣＰＵ 、 ２・・ディレィ回路、３・・・チ
エツクコード発生回路、４゛・・・データ設定部、５・
・障害検出回路。
エツクコード発生回路、４゛・・・データ設定部、５・
・障害検出回路。
Claims (1)
- １、中央処理装置（ＣＰＵ）を備えるＣＰＵカードと、
該ＣＰＵからＣＰＵ制御バスを介してデータを渡されて
動作するインタフェースカードとを有するデータ伝送装
置において、前記ＣＰＵカードには前記ＣＰＵからの書
き込み信号を所定時間遅延させるディレイ回路と、エラ
ーチェックコードを発生するエラーチェックコード発生
回路とが備えられ、Ｉ／Ｆカードには、エラチェックコ
ードに基づいて障害検出を行う障害検出回路が備えられ
、ＣＰＵ制御バスの障害により、障害が検出されると、
前記インタフェースカードへの誤データの設定を停止す
るようにしたことを特徴とするＣＰＵ制御バス障害によ
る誤動作防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236564A JPH0285946A (ja) | 1988-09-22 | 1988-09-22 | Ｃｐｕ制御バス障害による誤動作防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236564A JPH0285946A (ja) | 1988-09-22 | 1988-09-22 | Ｃｐｕ制御バス障害による誤動作防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0285946A true JPH0285946A (ja) | 1990-03-27 |
Family
ID=17002506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236564A Pending JPH0285946A (ja) | 1988-09-22 | 1988-09-22 | Ｃｐｕ制御バス障害による誤動作防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0285946A (ja) |
-
1988
- 1988-09-22 JP JP63236564A patent/JPH0285946A/ja active Pending
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