JPH02242342A - データのエラー回避方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要　〕 共通バスを介してなるデータ処理装置におけるデータの
エラー回避方法に関し、 装置の処理効率の上げ信頼性を高めることを目的とし、 データのエラー検出時にはデータの記憶部への書き込み
を一旦停止し、所定時間内にエラーが解除された場合に
は書き込みを再開し、所定時間以上エラーが検出された
場合には書き込みを停止したまま中央処理装置にエラー
発生を通達し、前記中央処理装置でリトライ処理を行う
よう構成するものである。

〔産業上の利用分野　］ 本発明は、中央処理装置（以下ＣＰＵと略す）、記憶装
置（以下ＭＥＭと略す）及び入出力装置（以下Ｉ１０と
略す）等が共通バスを介してなるデータ処理装置におけ
るデータのエラー回避方法に関する。

〔従来の技術　〕

従来から共通バスにおけるデータのエラー回避方法とし
て、データにパリティピットを設はパリティチエツクを
各装置で行い、エラー検出時にはＣＰＵに通達しりトラ
イ処理を施すことによりエラーの回避を行ってきた。そ
の−従来例としてのシステムを第４図に示す。以下第５
図に示す従来例によるタイミングチャートを参考にして
説明する。

この図ではＩｌｏにおけるシステムを示しである。共通
バス１から送信されてくるデータ信号ｉについてパリテ
ィエラー検出部４３でエラーの検出を行う。またアドレ
ス制御部４４でその時のデータが自装置宛のアドレスで
あることを確認すると、書き込みタイミング部４５に対
し書き込み信号送出の許可信号ｊ′を与える。この許可
を受けた書き込みタイミング部４５は共通バス１を送信
される書き込みタイミング信号ｋに従ってＩ１０レジス
タ４２に書き込み、信号ｌを送る。前記データにおいて
エラーが発生した場合、ＣＰＵに対し優先データとして
エラー通達信号ｍを送出する。

この通達を受けたＣＰＵでは前記送信のデータにつきリ
トライ処理を行うことになる。こうしてエラー回避を行
っていた。

〔発明が解決しようとする課題　〕 従来の方法では、データに一時的な外来ノイズが混入し
バス擾乱によるデータエラー等、時間的に間をおくこと
により正常なデータを受は取ることのできるような場合
等、全てのエラー検出について、ＣＰＵに対しエラーの
通達を行いリトライ処理を行っていた。リトライ処理は
−シーケンス分を再度処理しなければならいなど、非常
に時間を消費するものであり、処理効率が悪いという問
題が生じていた。

そこで本発明では、外来ノイズ等によるハス擾乱等の影
響は瞬時であることを考慮し、エラー検出時間によりエ
ラー通達するかどうかを判断し、装置の処理効率を上げ
信頼性を高めることを目的とする。

〔課題を解決するための手段　〕

第１図に本発明の原理図を示す。図中１は共通バス、２
はエラー検出部、３は書き込みタイミング制御部、４は
書き込み制御部、５はエラー信号制御部である。

本発明は前記目的を達成するため、データのエラー検出
時にはデータの記憶部への書き込みを停止した後、所定
時間内にエラーが解除された場合には書き込みを再開し
、所定時間以上エラーが検出された場合には書き込みを
停止したまま中央処理装置にエラー発生を通達し、前記
中央処理装置でリトライ処理を行うよう構成する。

〔作用　〕

前記手段により、外来ノイズ等による一時的なバス擾乱
が原因となるデータエラーが発生しても、エラー発生時
間は瞬時であるからＣＰＵへのエラー通達はなく、その
ままデータの書き込みが行われることになる。よってデ
ータ処理装置の処理効率も非常によくなる。

〔実施例　〕

本発明の実施例を第２図に示す。図中１０はＣＰ　Ｕ、
　１１　ハＭＥＭ、　２−０　ハＩ１０装置である。

また、インバータ４７及びＡＮＤ回路４日は第１図の書
き込み制御部４に、タイマ５ｏ及びＡＮＤ回路５１は第
１図のエラー発生制御部に対応している。以下実施例に
従って本発明の詳細な説明する。

書き込み制御部４は、パリティエラー検出部２１がエラ
ー信号を出力していなく、かつ書き込みタイミング信号
からの信号が入力することによりＩ１０レジスタ対し書
き込み信号を発生することになる。またエラー信号制御
部５は書き込みタイミング部３からの信号を入力すると
所定時間経過後に信号を出力するタイ：？５ｏと、該タ
イマ５０の出力とパリティエラー検出部２１の出力にょ
リエラー通達を行うＡＮＤ回路５１がら構成されている
。

次に本実施例の動作を第３図に示したタイミングチャー
トを参照して説明する。まず図中の（１）側について説
明する。この場合は外来ノイズによるバス擾乱が原因の
瞬時のエラー発生時におけるタイミングチャートを示す
。

Ｉ１０装置に於いて、データ信号ａを受信する。

この時該データが自装置宛であるかどうかをアドレス制
御部２２で判断し、自装置宛と判断すると書き込みタイ
ミング部３へ書き込み信号送出の許可信号すを送出する
。この許可信号すを受信したことにより、書き込みタイ
ミング部３では共通バス１からの書き込みタイミング信
号Ｃに従って書き込み制御信号ｅを送出する。

上記データ信号がエラーを発生していて、パリティエラ
ー検出部２１においても、〜ｔ３の間エラー信号ｄを送
出しているとする。この時書き込み制御部４では、前記
書き込み制御信号ｅが入力しているが、同時にエラー信
号ｄも入力するため、Ｉ１０レジスタに対する書き込み
信号ｆは送出されない。一方、エラー信号制御部５では
入力する書き込み制御信号ｅにより、タイマ５０が所定
時間Ｔ後のＬ５に信号ｇを出力するがその時には、前記
エラー信号ｄが既に解除されているため、ＣＰＵへのエ
ラー通達信号りは送出されない。また書き込み制御部４
では、ＣＰＵへのエラー通達も行われずかつエラー信号
Ｃも解除されるため■１０レジスタ２３に対し書き込み
信号ｆを送出する。

そこでＩ１０レジスタ２３はデータの書き込みを通常通
り行うことになる。

次に図中の（２）側について説明する。この場合は共通
バスに障害発生等の長期エラー発生におけるタイムチャ
ートを示す。

この場合前記タイミングチャートよりエラー発生時間が
長い。そのためエラー信号制御部５においてエラー信号
ｄと、書き込み制御信号ｅを入力し所定時間Ｔ遅れて出
力された信号ｇが時間Ｌ２から重なりＡＮＤ回路５１よ
り論理和として、つまりエラー通達信号りとしてＣＰＵ
に送出される。

また書き込み制御部４ではエラー信号Ｃが発生している
ため書き込み信号ｆは送出されずデータの書き込みが行
われない。

エラー通達信号りを受けたＣＰＵでは、障害保守に当た
るとともに、障害を受けたデータを含む一シーケンス分
についてリトライ処理を行うことになる。

以上実施例に基づいて本発明を説明してきたが、実施例
では書き込み制御部及びエラー信号制御部をＩ１０装置
に設けた例を示したが、同機能をＣＰＵまたはＭＥＭに
設けても本発明の効果は変わらな・い。

〔発明の効果　〕

本発明により、−時的なバス擾乱によるバスのデータエ
ラーに対しては、書き込みを延期した後データの書き込
みを行うため、ＣＰＵによるリトライ処理を行わずにエ
ラーを回避することができ、処理効率が上昇し、且つ信
頼性の向上に寄与することになる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例、 第３図は実施例によるタイミングチャート、第４図は従
来例、 第５図は従来例によるタイミングチャートである。 共通バス エラー検出部 書き込みタイミング部 書き込み制御部 エラー信号制御部

Claims (1)

1. 【特許請求の範囲】 共通バスを介して接続してなる複数装置によって構成す
   るデータ処理装置における、前記共通バスにより送信さ
   れてくるデータのエラー回避方法に於いて、 前記装置内で、データのエラー検出時にはデータの記憶
   部への書き込みを一旦停止し、所定時間内にエラーが解
   除された場合には書き込みを再開し、所定時間以上エラ
   ーが検出された場合には書き込みを停止したまま中央処
   理装置にエラー発生を通達し、前記中央処理装置でリト
   ライ処理を行うことを特徴とするデータのエラー回避方
   法。