JPH0374732A - コンピュータシステム - Google Patents

コンピュータシステム

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Publication number
JPH0374732A
JPH0374732A JP1212101A JP21210189A JPH0374732A JP H0374732 A JPH0374732 A JP H0374732A JP 1212101 A JP1212101 A JP 1212101A JP 21210189 A JP21210189 A JP 21210189A JP H0374732 A JPH0374732 A JP H0374732A
Authority
JP
Japan
Prior art keywords
data
parity
memory
bus
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1212101A
Other languages
English (en)
Inventor
Shoichi Sato
佐藤　尚一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kokusai Electric Corp
Original Assignee
Kokusai Electric Corp
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Filing date
Publication date
Application filed by Kokusai Electric Corp filed Critical Kokusai Electric Corp
Priority to JP1212101A priority Critical patent/JPH0374732A/ja
Publication of JPH0374732A publication Critical patent/JPH0374732A/ja
Pending legal-status Critical Current

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  • Detection And Correction Of Errors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラーを検出するパリティ回路を有するコンピ
ュータシステムに関する。
〔従来技術〕
従来のコンピュータシステムは第２図（ａ）　、　（ｂ
３示のように中央処理装置ｌとメモリ２を別々の処理用
、メモリ用基板３．４に形成し、書込み、読出しデータ
を伝送するデータバス５で中央処理装置１とメモリ２を
接続せしめ、メモリ用基板４にデータをもとにパリティ
符号を発生するパリティ回路６を形成し、このパリティ
回路６とメモリ２を書込み、読出しパリティ符号を送る
接続線８で接続してなる。
〔課題が解決しようとする課題〕
上記従来例にあっては通常、パリティ回路６がメモリ用
基板４に設けられるので、中央処理装置１とメモリ２を
接続するデータバス（伝送路）５でエラーが発生した場
合、そのエラーを検出することができないという課題が
ある。
〔課題を解決するための手段〕
本発明コンピュータシステムは、上記の課題を解決する
ため、第１図（ａ＋　、　（ｂ）示のように中央処理装
置１とメモリ２を別々の処理用、メモリ用基板３．４に
形成し、書込み、読出しデータを伝送するデータバス５
で中央処理装置１とメモリ２を接続せしめてなるコンピ
ュータシステムにおいて、処理用基板３にデータをもと
にパリティ符号を発生するパリティ回路６を形成し、こ
のパリティ回路６とメモリ２を書込み、読出しパリティ
符号を伝送するパリティ符号バス７で接続せしめてなる
構成としたものである。
〔作　用〕
データ書込みは、第１図（ａ）示のように中央処理装置
１から出力されたデータがデータバス５を経てメモリ２
に入力され書込まれる。このデータ書込み時にデータを
もとにパリティ符号がパリティ回路６より出力されパリ
ティ符号バス７を経てメモリ２に書込まれる。
データ読出しは第１図（ｂ）示のように中央処理装置１
の指令によりメモリ２に書込まれたデータが読出され、
データバス５を経て中央処理装置１に入力され処理され
ると共にメモリ２に書込まれたパリティ符号が読出され
、パリティ符号バス７を経てパリティ回路６に出力され
る。データ読出し時にデータとパリティ符号をもとはパ
リティ回路６がエラーの有無を判断する。
もし、データ書込みから読出しまでの間にバス５．７、
メモリ２のデータ、パリティ符号のいずれかに異常があ
ればデータ読出し時に検出されることになる。
〔実施例〕
以下図面に基づいて本発明の詳細な説明する。
第１図（ａ）　、　（ｂ）はそれぞれ本発明コンピュー
タシステムの一実施例の構成と作用説明図で、１は中央
処理装置、２はメモリである。中央処理装置ｌとメモリ
２は別々の処理用、メモリ用基板３．４に形成されてい
る。中央処理装置１とメモリ２は書込み、読出しデータ
を伝送するデータバス５で接続されている。
処理用基板３にはデータをもとにパリティ符号を発生す
るパリティ回路６が形成されており、このパリティ回路
６とメモリ２は、書込み、読出しパリティ符号を伝送す
るパリティ符号バス７で接続されている。
上記の構成においてデータ書込みは、第１図（ａ）示の
ように中央処理装置１から出力されたデータがデータバ
ス５を経てメモリ２に入力され書込まれる。このデータ
書込み時にデータをもとにパリティ符号がパリティ回路
６より出力されパリティ符号バス７を経てメモリ２に書
込まれる。
データ読出しは第２図（ｂ）示のように中央処理装置１
の指令によりメモリ２に書込まれたデータが読出され、
データバス５を経て中央処理装置１に入力され処理され
ると共にメモリ２に書込まれたパリティ符号が読出され
、パリティ符号バス７を経てパリティ回路６に出力され
る。データ読出し時にデータとパリティ符号をもとにパ
リティ回路６がエラーの有無を判断する。
もし、データ書込みから読出しまでの間にバス５．７、
メモリ２のデータ、パリティ符号のいずれかに異常があ
ればデータ読出し時に検出されることになる。
即ち、メモリ２のエラーだけでなく、バス５゜７でエラ
ーが生じた場合もエラーを検出できることになる。また
、バス用のパリティ回路を設ける必要がない。
〔発明の効果〕
上述のように本発明によれば、中央処理装置１とメモリ
２を別々の処理用、メモリ用基板３．４に形成し、書込
み、読出しデータを伝送す゛るデータバス５で中央処理
装置１とメモリ２を接続せしめてなるコンピュータシス
テムにおいて、処理用基板３にデータをもとにパリティ
符号を発生するパリティ回路６を形成し、このパリティ
回路６とメモリ２を書込み、読出しパリティ符号を伝送
するパリティ符号バス７で接続せしめてなるので、メモ
リ２のエラーだけでなく、バス５，７でエラーが生じた
場合もエラーを検出でき、バス用のパリティ回路を設け
る必要もないという効果を奏する。
【図面の簡単な説明】
第１図（ａ）　、　（ｂ）はそれぞれ本発明コンピュー
タシステムの一実施例の構成と作用説明図、第２図（ａ
）。 Ｏ）はそれぞれ従来のコンピュータシステムの一例の構
成と作用説明図である。 １・・・・・・中央処理装置、２・・・・・・メモリ、
３．４・・・・・・処理用、メモリ用基板、 ５・・・・・・データバス、 ・・・・・・パリティ回路、 ７・・・・・・パリティ符号バス。 喜１曹 （ａ）

Claims (1)

    【特許請求の範囲】
  1. 　中央処理装置１とメモリ２を別々の処理用、メモリ用
    基板３、４に形成し、書込み、読出しデータを伝送する
    データバス５で中央処理装置１とメモリ２を接続せしめ
    てなるコンピュータシステムにおいて、処理用基板３に
    データをもとにパリテイ符号を発生するパリテイ回路６
    を形成し、このパリテイ回路６とメモリ２を書込み、読
    出しパリテイ符号を伝送するパリテイ符号バス７で接続
    せしめてなるコンピュータシステム。
JP1212101A 1989-08-16 1989-08-16 コンピュータシステム Pending JPH0374732A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1212101A JPH0374732A (ja) 1989-08-16 1989-08-16 コンピュータシステム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1212101A JPH0374732A (ja) 1989-08-16 1989-08-16 コンピュータシステム

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Publication Number Publication Date
JPH0374732A true JPH0374732A (ja) 1991-03-29

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ID=16616901

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Application Number Title Priority Date Filing Date
JP1212101A Pending JPH0374732A (ja) 1989-08-16 1989-08-16 コンピュータシステム

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JP (1) JPH0374732A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6237756A (ja) * 1985-08-12 1987-02-18 Nec Corp 誤り検出回路
JPS63268053A (ja) * 1987-04-24 1988-11-04 Nec Corp バス制御装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6237756A (ja) * 1985-08-12 1987-02-18 Nec Corp 誤り検出回路
JPS63268053A (ja) * 1987-04-24 1988-11-04 Nec Corp バス制御装置

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