JPH023220B2 - - Google Patents
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- JPH023220B2 JPH023220B2 JP23943084A JP23943084A JPH023220B2 JP H023220 B2 JPH023220 B2 JP H023220B2 JP 23943084 A JP23943084 A JP 23943084A JP 23943084 A JP23943084 A JP 23943084A JP H023220 B2 JPH023220 B2 JP H023220B2
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- Japan
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- cpu
- common
- common memory
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数台のCPUが有機的に結合し、
各CPU固有の入出力信号及び記憶装置以外に共
通の入出力信号及び記憶装置を有するマルチ
CPUシステムにおける共通記憶装置のコモンメ
モリアクセス方式に関するものである。
各CPU固有の入出力信号及び記憶装置以外に共
通の入出力信号及び記憶装置を有するマルチ
CPUシステムにおける共通記憶装置のコモンメ
モリアクセス方式に関するものである。
第３図は一般的なマルチCPUシステムの一例
を示す構成図であり、第４図は第３図における従
来のコモンメモリアクセス方式を示すブロツク
図、第５図は第４図に示した方式に対応したタイ
ムチヤート図である。第３図において１はCPU
−システム、２はCPU−システムである。
１ａはCPU−、１ｂはCPU−専用の記憶装
置、１ｃはCPU−専用の入出力信号装置、ま
た２ａ〜２ｃはCPU−システム２の夫々CPU
−、記憶装置、入出力信号装置である。一方こ
れらのCPU−１ａ、CPU−２ａを有機的に
結合する為、マルチバスコントローラ３ａ、共通
記憶装置（以下コモンメモリと称す）３ｂ及び共
通入出力信号装置３ｃがある。
を示す構成図であり、第４図は第３図における従
来のコモンメモリアクセス方式を示すブロツク
図、第５図は第４図に示した方式に対応したタイ
ムチヤート図である。第３図において１はCPU
−システム、２はCPU−システムである。
１ａはCPU−、１ｂはCPU−専用の記憶装
置、１ｃはCPU−専用の入出力信号装置、ま
た２ａ〜２ｃはCPU−システム２の夫々CPU
−、記憶装置、入出力信号装置である。一方こ
れらのCPU−１ａ、CPU−２ａを有機的に
結合する為、マルチバスコントローラ３ａ、共通
記憶装置（以下コモンメモリと称す）３ｂ及び共
通入出力信号装置３ｃがある。
従来のマルチCPUシステムは以上のように構
成され、以下にそのコモンメモリアクセス方式を
第４図、第５図に基づき、第３図を参照しながら
説明する。
成され、以下にそのコモンメモリアクセス方式を
第４図、第５図に基づき、第３図を参照しながら
説明する。
コモンメモリ３ｂは文字通り、各CPU−１
ａ、CPU−２ａが共有する共通記憶装置であ
り、各CPU間の情報伝達として用いられる。そ
して、CPU−システム１は、伝達したい情報
が発生したら、その情報に割り当てられているコ
モンメモリ３ｂの特定のエリアにその情報を書き
込む。また、CPU−システム２は、ある情報
の内容を確認したい時に、コモンメモリ３ｂの該
当するエリアからその情報を読み取る。つまり、
各情報とコモンメモリ３ｂのアドレスは１対１に
対応しているものとする。
ａ、CPU−２ａが共有する共通記憶装置であ
り、各CPU間の情報伝達として用いられる。そ
して、CPU−システム１は、伝達したい情報
が発生したら、その情報に割り当てられているコ
モンメモリ３ｂの特定のエリアにその情報を書き
込む。また、CPU−システム２は、ある情報
の内容を確認したい時に、コモンメモリ３ｂの該
当するエリアからその情報を読み取る。つまり、
各情報とコモンメモリ３ｂのアドレスは１対１に
対応しているものとする。
第４図のブロツク図はCPU−システム１か
らCPU−システム２への情報伝達の様子を表
わしているが、これらのシステム１及び２を読み
替える事により、全く同様にCPU−システム
２からCPU−システム１への情報伝達が行な
える。ここで第４図のブロツク図についてその動
作を説明すると、まず送信側のCPU−システ
ム１は、プログラム実行にともなつてCPU−
システム２に伝達すべき情報が発生したら、コモ
ンメモリ３ｂにその情報を出力する。また、プロ
グラムの最後尾に設けられたフリツカ発生プログ
ラムによつてコモンメモリ３ｂエリアの特定場所
にフリツカ信号３bfを出力する。このようにし
て、CPU−システム１は、適宜、伝達すべき
情報をコモンメモリ３ｂの該当するアドレスに書
き込み、また、実行しているプログラムが一周す
るごとに（１スキヤン実行毎に、つまりスキヤン
タイムおきに）フリツカ信号３bfを出力すること
になる。
らCPU−システム２への情報伝達の様子を表
わしているが、これらのシステム１及び２を読み
替える事により、全く同様にCPU−システム
２からCPU−システム１への情報伝達が行な
える。ここで第４図のブロツク図についてその動
作を説明すると、まず送信側のCPU−システ
ム１は、プログラム実行にともなつてCPU−
システム２に伝達すべき情報が発生したら、コモ
ンメモリ３ｂにその情報を出力する。また、プロ
グラムの最後尾に設けられたフリツカ発生プログ
ラムによつてコモンメモリ３ｂエリアの特定場所
にフリツカ信号３bfを出力する。このようにし
て、CPU−システム１は、適宜、伝達すべき
情報をコモンメモリ３ｂの該当するアドレスに書
き込み、また、実行しているプログラムが一周す
るごとに（１スキヤン実行毎に、つまりスキヤン
タイムおきに）フリツカ信号３bfを出力すること
になる。
一方、受信側のCPU−システム２は、プロ
グラム実行中に必要な情報を適宜コモンメモリ３
ｂの該当するアドレスから取り出して参照すると
ともに、プログラム１スキヤン実行毎に今回メモ
リ２ｅを前回メモリ２ｆに、又フリツカ信号３bf
を今回メモリ２ｅに格納する。フリツカ検出装置
２ｇにて今回メモリ２ｅと前回メモリ２ｆとの内
容を比較し、不１致（フリツカ）を検出する。
グラム実行中に必要な情報を適宜コモンメモリ３
ｂの該当するアドレスから取り出して参照すると
ともに、プログラム１スキヤン実行毎に今回メモ
リ２ｅを前回メモリ２ｆに、又フリツカ信号３bf
を今回メモリ２ｅに格納する。フリツカ検出装置
２ｇにて今回メモリ２ｅと前回メモリ２ｆとの内
容を比較し、不１致（フリツカ）を検出する。
送信側のCPU−システム１のＨ／Ｗ正常信
号１ｄがオンし、且つフリツカ検出装置２ｇでフ
リツカを検出する事により、送信側CPU正常フ
ラグ２ｈをオンし、これを条件にCPU−シス
テム１からのデータをコモンメモリ３ｂから読み
出すことが可能な状態となる。送信側CPU正常
フラグ２ｈのオフは送信側のCPU−システム
１のＨ／Ｗ正常信号１ｄのオフが条件である。即
ち、CPU−システム１のＨ／Ｗ異常及び電源
を“切”にした場合、送信側CPU正常フラグ２
ｈはオフされる。又復旧の際、Ｈ／Ｗ正常信号１
ｄはすぐオンするが、フリツカフラグ３bfは
CPU−システム１が１スキヤン実行するまで
変化しない為、上記手順により復旧時に誤つたデ
ータ（旧データ）は読み出されない。このように
して、CPU−システム１の立上がり時におけ
るCPU−システム２の誤情報入手を防止して
いる。
号１ｄがオンし、且つフリツカ検出装置２ｇでフ
リツカを検出する事により、送信側CPU正常フ
ラグ２ｈをオンし、これを条件にCPU−シス
テム１からのデータをコモンメモリ３ｂから読み
出すことが可能な状態となる。送信側CPU正常
フラグ２ｈのオフは送信側のCPU−システム
１のＨ／Ｗ正常信号１ｄのオフが条件である。即
ち、CPU−システム１のＨ／Ｗ異常及び電源
を“切”にした場合、送信側CPU正常フラグ２
ｈはオフされる。又復旧の際、Ｈ／Ｗ正常信号１
ｄはすぐオンするが、フリツカフラグ３bfは
CPU−システム１が１スキヤン実行するまで
変化しない為、上記手順により復旧時に誤つたデ
ータ（旧データ）は読み出されない。このように
して、CPU−システム１の立上がり時におけ
るCPU−システム２の誤情報入手を防止して
いる。
尚、上記例以外のCPU間情報伝達方法として
入出力信号装置１ｃ，２ｃを介して行なう方法も
あるが、夫々のCPUシステム１，２で専用に入
出力装置が必要となる欠点があり、例えば１台の
CPUからＮ台のCPU（図示せず）に情報伝達する
場合には送信側は同信号のための出力回路をＮ個
備えなければならない。従つて、現実的ではな
い。
入出力信号装置１ｃ，２ｃを介して行なう方法も
あるが、夫々のCPUシステム１，２で専用に入
出力装置が必要となる欠点があり、例えば１台の
CPUからＮ台のCPU（図示せず）に情報伝達する
場合には送信側は同信号のための出力回路をＮ個
備えなければならない。従つて、現実的ではな
い。
従来のコモンメモリアクセス方式は以上のよう
に構成されているので、一方のシステム立上がり
時における他方のシステムの誤情報入手は防止で
きるが、例えばCPU−とCPU−のスキヤン
タイムTS1とTS2＝2n×TS1（ｎ：自然数）の時、
第２−２図および第４図から明らかなように
CPU正常フラグが永久にオンしないという課題
があつた。つまり、スキヤンタイムを適切に定め
ておかないと、受信側CPUは永久にコモンメモ
リ３ｂをアクセスすることができない可能性があ
るという課題があつた。
に構成されているので、一方のシステム立上がり
時における他方のシステムの誤情報入手は防止で
きるが、例えばCPU−とCPU−のスキヤン
タイムTS1とTS2＝2n×TS1（ｎ：自然数）の時、
第２−２図および第４図から明らかなように
CPU正常フラグが永久にオンしないという課題
があつた。つまり、スキヤンタイムを適切に定め
ておかないと、受信側CPUは永久にコモンメモ
リ３ｂをアクセスすることができない可能性があ
るという課題があつた。
この発明は、かかる課題を解消するためになさ
れたもので、受信側CPUのプログラムスキヤン
時間を制限することなく、夫々自由にCPUスキ
ヤン時間を決定できるコモンメモリアクセス方式
を得ることを目的としている。
れたもので、受信側CPUのプログラムスキヤン
時間を制限することなく、夫々自由にCPUスキ
ヤン時間を決定できるコモンメモリアクセス方式
を得ることを目的としている。
この発明に係るコモンメモリアクセス方式は、
マルチCPUシステムにおいて、各CPUにカウン
タ出力機能と、カウンタ値変化検出装置とを備
え、自CPUのラン（RUN）状態を示すカウンタ
出力を他CPUがコモンメモリを介してスキヤン
単位に受け、各単位毎に受けたカウンタ出力の値
の変化を他CPUのカウンタ値変化検出装置で検
出するようにしたものである。
マルチCPUシステムにおいて、各CPUにカウン
タ出力機能と、カウンタ値変化検出装置とを備
え、自CPUのラン（RUN）状態を示すカウンタ
出力を他CPUがコモンメモリを介してスキヤン
単位に受け、各単位毎に受けたカウンタ出力の値
の変化を他CPUのカウンタ値変化検出装置で検
出するようにしたものである。
この発明においては、CPUのRUN状態がカウ
ンタ出力として出力され、このカウンタ値の変化
をカウンタ値変化検出装置で検出することにより
CPUスキヤン時間に制限されることなく、CPU
間で情報伝達が行なえうる状態に入ることができ
る。
ンタ出力として出力され、このカウンタ値の変化
をカウンタ値変化検出装置で検出することにより
CPUスキヤン時間に制限されることなく、CPU
間で情報伝達が行なえうる状態に入ることができ
る。
第１図はこの発明の一実施例を示すブロツク図
であり、図において、従来技術を示す第４図と異
なる点は、３bfがフリツカ信号であるのに対し、
カウンタ出力３bcであるという点であり、従つ
て２ｇはフリツカ検出装置ではなく、カウンタ値
変化検出装置２ｉであるという点である。
であり、図において、従来技術を示す第４図と異
なる点は、３bfがフリツカ信号であるのに対し、
カウンタ出力３bcであるという点であり、従つ
て２ｇはフリツカ検出装置ではなく、カウンタ値
変化検出装置２ｉであるという点である。
その他の各要素は第４図と全く同一のものであ
る。
る。
ここで、第２−１図はこの発明における、また
第２−２図は従来技術の夫々TS2＝4TS1の場合の
タイムチヤート図である。第２−２図から明らか
なようにCPU−システム２は永久にCPU−
システム１のフリツカ信号３bfのフリツカが検出
できない。即ち、CPU−システム１がＨ／Ｗ
正常信号１ｄを一担オフして、送信側CPU正常
フラグ２ｈがオフした後に、Ｈ／Ｗ正常信号１ｄ
を再度オンしても、CPU−システム２では、
送信側CPU正常フラグ２ｈがオンしないので永
久にコモンメモリ３ｂを読める状態にならない。
第２−２図は従来技術の夫々TS2＝4TS1の場合の
タイムチヤート図である。第２−２図から明らか
なようにCPU−システム２は永久にCPU−
システム１のフリツカ信号３bfのフリツカが検出
できない。即ち、CPU−システム１がＨ／Ｗ
正常信号１ｄを一担オフして、送信側CPU正常
フラグ２ｈがオフした後に、Ｈ／Ｗ正常信号１ｄ
を再度オンしても、CPU−システム２では、
送信側CPU正常フラグ２ｈがオンしないので永
久にコモンメモリ３ｂを読める状態にならない。
一方、第２−１図ではカウンタ出力のプリセツ
トダウン周期とTS2とが１：2n（ｎ：自然数）で
同期しない限り、スキヤンタイムTS2ごとにカウ
ンタ出力３bcを読み取つて、１スキヤン前の値
とカウンタ値変化検出装置２ｉで比較すれば、容
易にCPU−システム２はカウンタ値の変化を
検出できる。変化が検出できると、従来の場合と
同様に、送信側CPU正常フラグ２ｈがONするの
で、コモンメモリを読み出せる状態になる。その
後の情報伝達動作は、従来の場合と同様に、
CPU−システム１が、適宜、情報をコモンメ
モリ３ｂの所定のエリアに書き込み、CPU−
システム２が、プログラム実行中に適宜コモンメ
モリ３ｂの所定のエリアから情報を読み出すこと
により行われる。
トダウン周期とTS2とが１：2n（ｎ：自然数）で
同期しない限り、スキヤンタイムTS2ごとにカウ
ンタ出力３bcを読み取つて、１スキヤン前の値
とカウンタ値変化検出装置２ｉで比較すれば、容
易にCPU−システム２はカウンタ値の変化を
検出できる。変化が検出できると、従来の場合と
同様に、送信側CPU正常フラグ２ｈがONするの
で、コモンメモリを読み出せる状態になる。その
後の情報伝達動作は、従来の場合と同様に、
CPU−システム１が、適宜、情報をコモンメ
モリ３ｂの所定のエリアに書き込み、CPU−
システム２が、プログラム実行中に適宜コモンメ
モリ３ｂの所定のエリアから情報を読み出すこと
により行われる。
なお、上記実施例では説明を簡略化する為、
2CPUで構成されるマルチシステムについて説明
したが、３台以上のCPUによるマルチシステム
においても各CPU毎、１コのカウンタ出力機能
及び他CPUのカウンタ値検出回路を設置する事
により上記実施例と全く同様の効果を奏する。
2CPUで構成されるマルチシステムについて説明
したが、３台以上のCPUによるマルチシステム
においても各CPU毎、１コのカウンタ出力機能
及び他CPUのカウンタ値検出回路を設置する事
により上記実施例と全く同様の効果を奏する。
以上のように、この発明によれば送信側CPU
のRUN状態を表わす出力をカウンタ値として出
力するよう構成したので受信側CPUのプログラ
ムスキヤン時間をほぼ気にする必要がなくなり、
自由に夫々のCPUスキヤン時間を決定できる効
果がある。
のRUN状態を表わす出力をカウンタ値として出
力するよう構成したので受信側CPUのプログラ
ムスキヤン時間をほぼ気にする必要がなくなり、
自由に夫々のCPUスキヤン時間を決定できる効
果がある。
第１図はこの発明の一実施例を示すブロツク
図、第２−１図は第１図のカウンタ出力状態を示
すタイムチヤート図、第２−２図は従来装置にお
けるフリツカ信号の状態を示し、第２−１図と対
比するためのタイムチヤート図、第３図は一般的
なマルチCPUシステムの一例を示す構成図、第
４図は従来のコモンメモリアクセス方式を示すブ
ロツク図、第５図は第４図のタイムチヤート図で
ある。 図において、１はCPU−システム（CPUシ
ステム）、２はCPU−システム（CPUシステ
ム）、１ａはCPU−（CPU）、２ａはCPU−
（CPU）、１ｂ，２ｂは記憶装置、２ｉはカウン
タ値変化検出装置、３ｂは共通記憶装置、３bc
はカウンタ出力である。なお、各図中同一符号は
同一、又は相当部分を示す。
図、第２−１図は第１図のカウンタ出力状態を示
すタイムチヤート図、第２−２図は従来装置にお
けるフリツカ信号の状態を示し、第２−１図と対
比するためのタイムチヤート図、第３図は一般的
なマルチCPUシステムの一例を示す構成図、第
４図は従来のコモンメモリアクセス方式を示すブ
ロツク図、第５図は第４図のタイムチヤート図で
ある。 図において、１はCPU−システム（CPUシ
ステム）、２はCPU−システム（CPUシステ
ム）、１ａはCPU−（CPU）、２ａはCPU−
（CPU）、１ｂ，２ｂは記憶装置、２ｉはカウン
タ値変化検出装置、３ｂは共通記憶装置、３bc
はカウンタ出力である。なお、各図中同一符号は
同一、又は相当部分を示す。
Claims (1)
- １ 複数のCPUシステムが有機的に結合され、
それら各CPUシステム固有の記憶装置とそれら
に共通の共通記憶装置との間でアクセスが行なわ
れるマルチCPUシステムのコモンメモリアクセ
ス方式において、前記各CPUシステムは自CPU
がラン状態にあることを示すカウント値を出力す
るとともにカウンタ値変化検出装置を備え、一方
の前記CPUシステムの前記カウンタ出力を前記
共通記憶装置の特定メモリエリアに出力し、この
メモリエリアのカウント値を他方の前記CPUシ
ステムがスキヤン実行毎に受けると共に前回と今
回の該カウント値変化をカウンタ値変化検出装置
で検出し、この検出値により前記共通記憶装置か
らの信号を正常と判断することを特徴とするコモ
ンメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943084A JPS61118864A (ja) | 1984-11-15 | 1984-11-15 | コモンメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23943084A JPS61118864A (ja) | 1984-11-15 | 1984-11-15 | コモンメモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61118864A JPS61118864A (ja) | 1986-06-06 |
| JPH023220B2 true JPH023220B2 (ja) | 1990-01-22 |
Family
ID=17044654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23943084A Granted JPS61118864A (ja) | 1984-11-15 | 1984-11-15 | コモンメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61118864A (ja) |
-
1984
- 1984-11-15 JP JP23943084A patent/JPS61118864A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61118864A (ja) | 1986-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |