JPH01113838A - チエツク方式 - Google Patents
チエツク方式Info
- Publication number
- JPH01113838A JPH01113838A JP62270291A JP27029187A JPH01113838A JP H01113838 A JPH01113838 A JP H01113838A JP 62270291 A JP62270291 A JP 62270291A JP 27029187 A JP27029187 A JP 27029187A JP H01113838 A JPH01113838 A JP H01113838A
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- 230000002159 abnormal effect Effects 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims 1
- 230000005856 abnormality Effects 0.000 abstract description 8
- 230000002457 bidirectional effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002747 voluntary effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、中央演算装置（以下ＣＰＵという）と、メ
モリ装置、入力装置、出力装置等により構成される制御
装置のチェック方式に関するものである。
モリ装置、入力装置、出力装置等により構成される制御
装置のチェック方式に関するものである。
第２図は例えば特開昭５４−１５３４４１号公報に示さ
れた従来のチェック方式を示すブロック図で、いわゆる
ストアードプログラム方式の制御装置を示している。図
において、■はそのｃｐｕ。
れた従来のチェック方式を示すブロック図で、いわゆる
ストアードプログラム方式の制御装置を示している。図
において、■はそのｃｐｕ。
２はＣＰＵ １とデータの交換を行うメモリ装置、３、
〜３ｎはＣＰＵＩに入力信号を与える入力装置、４１〜
４ｎはＣＰＵ１からの出力信号を出力する出力装置、５
は入力装置３１〜４ｎを介して入力されるデータ及びメ
モリ装置２から読み出されたデータを転送する入力デー
タバス、６は出力装置４１〜４ｎを介して出力されるデ
ータ及びメモリ装置２に書き込まれるデータを転送する
出力データバス、７は双方向性データバス、８は人力デ
ータバス５と双方向性データバス７とを接続する入力デ
ータバスバッファ、９は出力データバス６と双方向性デ
ータバス７とを接続する出力データバスバッファ、ｌＯ
は出力データのパリティビットを発生するパリティ発生
装置、！Ｉは入カデ＝りのパリティチェックを行うパリ
ティチェック装置であり、１２はＣＰＵ １からメモリ
装置２へ送られるメモリアドレス、１３はパリティ発生
装置１０からメモリ装置２へ送られる出力データパリテ
ィビット、１４はメモリ装置２よりパリティチェック装
置１１へ送られるメモリパリティビット、１５はパリテ
ィチェック装置ｌｌにパリティチェックのタイミングを
与えるため、ＣＰＵＩより送出されるタイミング信号、
１６１〜１６ｎは外部機器より入力装置３１〜３ｎに人
力される入力信号、１７．〜１７ｎは入力装置３１〜３
ｎに与えられる入力装置選択信号、１８．〜１８ｎは出
力装置４１〜４ｎより外部機器へ出力される出力信号、
１９．＝１９ｎは出力装置４．〜４ｎに与えられる出力
装置選択信号である。
〜３ｎはＣＰＵＩに入力信号を与える入力装置、４１〜
４ｎはＣＰＵ１からの出力信号を出力する出力装置、５
は入力装置３１〜４ｎを介して入力されるデータ及びメ
モリ装置２から読み出されたデータを転送する入力デー
タバス、６は出力装置４１〜４ｎを介して出力されるデ
ータ及びメモリ装置２に書き込まれるデータを転送する
出力データバス、７は双方向性データバス、８は人力デ
ータバス５と双方向性データバス７とを接続する入力デ
ータバスバッファ、９は出力データバス６と双方向性デ
ータバス７とを接続する出力データバスバッファ、ｌＯ
は出力データのパリティビットを発生するパリティ発生
装置、！Ｉは入カデ＝りのパリティチェックを行うパリ
ティチェック装置であり、１２はＣＰＵ １からメモリ
装置２へ送られるメモリアドレス、１３はパリティ発生
装置１０からメモリ装置２へ送られる出力データパリテ
ィビット、１４はメモリ装置２よりパリティチェック装
置１１へ送られるメモリパリティビット、１５はパリテ
ィチェック装置ｌｌにパリティチェックのタイミングを
与えるため、ＣＰＵＩより送出されるタイミング信号、
１６１〜１６ｎは外部機器より入力装置３１〜３ｎに人
力される入力信号、１７．〜１７ｎは入力装置３１〜３
ｎに与えられる入力装置選択信号、１８．〜１８ｎは出
力装置４１〜４ｎより外部機器へ出力される出力信号、
１９．＝１９ｎは出力装置４．〜４ｎに与えられる出力
装置選択信号である。
次に動作について説明する。外部機器より人力装置３１
〜３ｎに入力される人力信号１６＋〜！６ｎは、入力装
置３．〜３ｎに与えられる入力装置選択信号１７ ｌ−
１７ｎによって選択されて入力データバス５に伝えられ
、人力データ７（スノ（ツファ８より双方向性データバ
ス７を経由してＣＰＵＩこ人力される。また、ＣＰＵＩ
からの出力は、双方向性データバス７より出力データバ
スバッファ９に与えられ、さらに出力データバス６を経
由して出力装置４１〜４ｎに伝えられて、出力装置選択
信号１９．〜１９ｎによって選択された出力装置４１〜
４ｎより出力信号１８．〜１８ｎとして出力される。
〜３ｎに入力される人力信号１６＋〜！６ｎは、入力装
置３．〜３ｎに与えられる入力装置選択信号１７ ｌ−
１７ｎによって選択されて入力データバス５に伝えられ
、人力データ７（スノ（ツファ８より双方向性データバ
ス７を経由してＣＰＵＩこ人力される。また、ＣＰＵＩ
からの出力は、双方向性データバス７より出力データバ
スバッファ９に与えられ、さらに出力データバス６を経
由して出力装置４１〜４ｎに伝えられて、出力装置選択
信号１９．〜１９ｎによって選択された出力装置４１〜
４ｎより出力信号１８．〜１８ｎとして出力される。
また、メモリ装置２についても同様で、出力データバス
６上の信号を、ｃｐｕｔからのメモリアドレスＩ２に従
ってメモリ装置２に書き込む。この時、パリティ発生装
置１０によって出力データパリティビット１３を生成し
、それも同時にメモリ装置２に書き込む。また、メモリ
装置２の内容は、ＣＰＵＩからのメモリアドレス１２に
従って読み出され、入力データバス５、入力データバス
バッファ８を経由してｃｐｕ ｔへ入力される。この時
、メモリパリティビットＩ４も同時に読み出されてパリ
ティチェック装置１１に送られ、ＣＰＵ１からのタイミ
ング信号ｉ５に従ってパリティチェックが行われる。同
様に、入力装置３．〜３ｎより入力される人力信号につ
いても、パリティビットを付加し、パリティチェックを
行っているものである。
６上の信号を、ｃｐｕｔからのメモリアドレスＩ２に従
ってメモリ装置２に書き込む。この時、パリティ発生装
置１０によって出力データパリティビット１３を生成し
、それも同時にメモリ装置２に書き込む。また、メモリ
装置２の内容は、ＣＰＵＩからのメモリアドレス１２に
従って読み出され、入力データバス５、入力データバス
バッファ８を経由してｃｐｕ ｔへ入力される。この時
、メモリパリティビットＩ４も同時に読み出されてパリ
ティチェック装置１１に送られ、ＣＰＵ１からのタイミ
ング信号ｉ５に従ってパリティチェックが行われる。同
様に、入力装置３．〜３ｎより入力される人力信号につ
いても、パリティビットを付加し、パリティチェックを
行っているものである。
従来のチェック方式は以上のように構成されており、通
常、制御装置は正常に動作していて、正常動作している
制御装置にあってはそのチェック機構が正常状態にある
ので、実際に異常状態が発生した場合、このチェック機
構が正しくその異常状態を検出することができるか否か
を判定することは非常に困難であり、また、異常を検出
した場合の動作確認を行うことも困難であるなどの問題
点があった。
常、制御装置は正常に動作していて、正常動作している
制御装置にあってはそのチェック機構が正常状態にある
ので、実際に異常状態が発生した場合、このチェック機
構が正しくその異常状態を検出することができるか否か
を判定することは非常に困難であり、また、異常を検出
した場合の動作確認を行うことも困難であるなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、チェック機構が異常検出を正常に行い得るか
否かの判定、及び、異常を検出した場合の動作確認が容
易なチェック方式を得ることを目的とする。
たもので、チェック機構が異常検出を正常に行い得るか
否かの判定、及び、異常を検出した場合の動作確認が容
易なチェック方式を得ることを目的とする。
この発明に係るチェック方式は、ＣＰＵからのチェック
信号制御指令信号に従って、正常状態にある制御装置に
異常状態をつくりだすためのチェック信号制御信号を生
成する、チェック信号制御装置を設けたものである。
信号制御指令信号に従って、正常状態にある制御装置に
異常状態をつくりだすためのチェック信号制御信号を生
成する、チェック信号制御装置を設けたものである。
この発明におけるチェック方式は、チェック信号制御装
置が、ＣＰＵからのチェック信号制御指令信号に基づい
て生成したチェック信号制御信号によって、正常状態に
ある制御装置に異常状態をつくりだし、その異常状態が
正しく検出されるか否かを判定するとともに、異常状態
が検出された場合の動作確認を行う。
置が、ＣＰＵからのチェック信号制御指令信号に基づい
て生成したチェック信号制御信号によって、正常状態に
ある制御装置に異常状態をつくりだし、その異常状態が
正しく検出されるか否かを判定するとともに、異常状態
が検出された場合の動作確認を行う。
以下、この発明の一実施例を図について説明する。第１
図において、ｌはＣＰＵ、２はメモリ装置、３１〜３ｎ
は入力装置、４．〜４ｎは出力装置、５は入力データバ
ス、６は出力データバス、７は双方向性データバス、８
は入力データバスバッファ、９は出力データバスバッフ
ァ、ＩＯはパリティ発生装置、１１はパリティチェック
装置、１２はメモリアドレス、１３は出力データパリテ
ィビット、１４はメモリパリティビット、１５はタイミ
ング信号、１６．〜１６ｎは人力信号、１７１〜１７ｎ
は入力装置選択信号、１８．〜１８ｎは出力信号、１９
−ｔ〜１９ｎは出力装置選択信号であり、第２図に同一
符号を付した従来のそれらと同一、あるいは相当部分で
あるため詳細な説明は省略する。また、２０はチェック
信号制御装置であり、２１はＣＰＵＩよりこのチェック
信号制御装置２０へ与えられるチェック信号制田指令信
号、２２はこのチェック信号制御指令信号２Ｉを受けた
チェック信号制御装置２０が、パリティ発生装置１０及
びパリティチェック装置１１に送出するチェック信号制
御信号である。
図において、ｌはＣＰＵ、２はメモリ装置、３１〜３ｎ
は入力装置、４．〜４ｎは出力装置、５は入力データバ
ス、６は出力データバス、７は双方向性データバス、８
は入力データバスバッファ、９は出力データバスバッフ
ァ、ＩＯはパリティ発生装置、１１はパリティチェック
装置、１２はメモリアドレス、１３は出力データパリテ
ィビット、１４はメモリパリティビット、１５はタイミ
ング信号、１６．〜１６ｎは人力信号、１７１〜１７ｎ
は入力装置選択信号、１８．〜１８ｎは出力信号、１９
−ｔ〜１９ｎは出力装置選択信号であり、第２図に同一
符号を付した従来のそれらと同一、あるいは相当部分で
あるため詳細な説明は省略する。また、２０はチェック
信号制御装置であり、２１はＣＰＵＩよりこのチェック
信号制御装置２０へ与えられるチェック信号制田指令信
号、２２はこのチェック信号制御指令信号２Ｉを受けた
チェック信号制御装置２０が、パリティ発生装置１０及
びパリティチェック装置１１に送出するチェック信号制
御信号である。
次に動作について説明する。チェック機構の正常性を検
証する場合、まず、ＣＰＵＩよりチェック信号制御指令
信号２１をチェック信号制御装置２０へ送出するととも
に、メモリ装置２に対してデータの書き込みを行わせる
。チェック信号制御指令信号２１を受けたチェック信号
制御装置２０はチェック信号制御信号２２を生成し、パ
リティ発生装置ＩＯ及びパリティチェック装置１１に送
出する。パリティ発生装置１０はこのチェック信号制御
信号２２が人力されると、パリティビットを異常状態の
ものとして発生する。これは、例えば、チェック信号制
御信号２２をデータの１本としてパリティ発生装置ｌＯ
に与えたり、チェック信号制御信号２２によって出力デ
ータパリティビット１３をゲートしたりすることによっ
て実現される。このようにして生成した異常状態の出力
データパリティビット１３をメモリ装置２に書き込む。
証する場合、まず、ＣＰＵＩよりチェック信号制御指令
信号２１をチェック信号制御装置２０へ送出するととも
に、メモリ装置２に対してデータの書き込みを行わせる
。チェック信号制御指令信号２１を受けたチェック信号
制御装置２０はチェック信号制御信号２２を生成し、パ
リティ発生装置ＩＯ及びパリティチェック装置１１に送
出する。パリティ発生装置１０はこのチェック信号制御
信号２２が人力されると、パリティビットを異常状態の
ものとして発生する。これは、例えば、チェック信号制
御信号２２をデータの１本としてパリティ発生装置ｌＯ
に与えたり、チェック信号制御信号２２によって出力デ
ータパリティビット１３をゲートしたりすることによっ
て実現される。このようにして生成した異常状態の出力
データパリティビット１３をメモリ装置２に書き込む。
次いで、このようにして書き込んだ異常データを、メモ
リ装置２よりＣＰＵ １に読み出す。この時、パリティ
チェック装置！ｌには異常状態のメモリパリティビット
１４が与えられ、パリティチェック装置１１はＣＰＵＩ
から与えられるタイミング信号１５に従ってそのパリテ
ィチェックを行う。ここで、パリティチェック装置１１
が正常であれば、この異常状態は正しく検出され、さら
に異常状態が検出された場合の動作確認を行うことが可
能となる。
リ装置２よりＣＰＵ １に読み出す。この時、パリティ
チェック装置！ｌには異常状態のメモリパリティビット
１４が与えられ、パリティチェック装置１１はＣＰＵＩ
から与えられるタイミング信号１５に従ってそのパリテ
ィチェックを行う。ここで、パリティチェック装置１１
が正常であれば、この異常状態は正しく検出され、さら
に異常状態が検出された場合の動作確認を行うことが可
能となる。
なお、上記実施例ではメモリ装置を介したチェック機構
について示したが、入力装置にパリティ発生装置を付加
することによって人力装置からのデータ読み込み時にお
いて、また、出力装置やメモリ装置にパリティチェック
装置を付加することによって出力装置やメモリ装置への
データ書き込み時においてもそれぞれ実施可能であり、
また、上記実施例では入出力データバスを、入力データ
バスと出力データバスとに分離した場合について説明し
たが、入出力データバスを分離せず双方向性データバス
としてもよく、いずれの場合においても上記実施例と同
様の効果を奏する。
について示したが、入力装置にパリティ発生装置を付加
することによって人力装置からのデータ読み込み時にお
いて、また、出力装置やメモリ装置にパリティチェック
装置を付加することによって出力装置やメモリ装置への
データ書き込み時においてもそれぞれ実施可能であり、
また、上記実施例では入出力データバスを、入力データ
バスと出力データバスとに分離した場合について説明し
たが、入出力データバスを分離せず双方向性データバス
としてもよく、いずれの場合においても上記実施例と同
様の効果を奏する。
以上のように、この発明によればチェック信号制御装置
を設け、当該チェック信号設置より、ＣＰＵからのチェ
ック信号制御指令信号に基づいて、正常状態にある制御
装置に異常状態をつくりだすためのチェック信号制御信
号を生成させるように構成したので、チェック機構が正
しく異常検出を行い得るか否かの判定が容易で、異常を
検出した場合の動作も容易に確認できるチェック方式が
得られる効果がある。
を設け、当該チェック信号設置より、ＣＰＵからのチェ
ック信号制御指令信号に基づいて、正常状態にある制御
装置に異常状態をつくりだすためのチェック信号制御信
号を生成させるように構成したので、チェック機構が正
しく異常検出を行い得るか否かの判定が容易で、異常を
検出した場合の動作も容易に確認できるチェック方式が
得られる効果がある。
第１図はこの発明の一実施例によるチェック方式を示す
ブロック図、第２図は従来のチェック方式を示すブロッ
ク図である。 ｌはＣＰＬＩ、２はメモリ装置、３＋〜３ｎは人力装置
、４．〜４ｎは出力装置、５は入力データバス、６は出
力データバス、２０はチェック信号制御装置、２１はチ
ェック信号制御指令信号、２２はチェック信号制御信号
。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図 手続補正書（自発）
ブロック図、第２図は従来のチェック方式を示すブロッ
ク図である。 ｌはＣＰＬＩ、２はメモリ装置、３＋〜３ｎは人力装置
、４．〜４ｎは出力装置、５は入力データバス、６は出
力データバス、２０はチェック信号制御装置、２１はチ
ェック信号制御指令信号、２２はチェック信号制御信号
。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図 手続補正書（自発）
Claims (1)
- 複数の入力装置を介して入力されるデータ及びメモリ装
置から読み出されたデータを転送する入力データバスと
、複数の出力装置を介して出力されるデータ及び前記メ
モリ装置に書き込まれるデータを転送する出力データバ
スと、前記入力データバス及び出力データバスとの間で
データの授受を行うとともに、前記メモリ装置の読み出
し及び書き込みを制御する中央演算装置とを備えた制御
装置におけるデータのチェック方式において、前記中央
演算装置からのチェック信号制御指令信号に応じてチェ
ック信号制御信号を生成するチェック信号制御装置を設
け、前記チェック信号制御信号によって、正常な前記制
御装置に異常状態をつくりだし、当該異常状態が正しく
検出されるか否か、及び異常状態を検出した場合の動作
確認を行うことを特徴とするチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270291A JPH01113838A (ja) | 1987-10-28 | 1987-10-28 | チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270291A JPH01113838A (ja) | 1987-10-28 | 1987-10-28 | チエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01113838A true JPH01113838A (ja) | 1989-05-02 |
Family
ID=17484217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270291A Pending JPH01113838A (ja) | 1987-10-28 | 1987-10-28 | チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01113838A (ja) |
-
1987
- 1987-10-28 JP JP62270291A patent/JPH01113838A/ja active Pending
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