JPS63223916A - デ−タバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データが転送される装置間に備えられるデ
ータバッファ回路に係り、特に当該回路の誤り検知機構
に関するものである。

〔従来の技術〕

第３図は従来のデータバッファ回路の一例を示すブロッ
ク図であり、図において、ｌは例えばチャシネル等の上
位装置、２は例えば入出力装置等の下位装置、３はデー
タバッファ回路であり、このデータバッファ回路３は上
位装置１及び下位装置２とそれぞれデータバス４．５及
び６．７で接続されている。

データバッファ回路３において、８は上位装置１からの
データバス４と下位装置２からのデータバス６のいずれ
よりデータを入力するかを選択するセレクタ、９はセレ
クタ８からのデータを保持するレジスタ、１０はレジス
タ９を介して送られてくるデータを一時蓄積するバッフ
ァメモリ、１１はバッファメモリＩＯの書き込み及び読
み出しアドレスを与えるアドレスレジスタ等のアドレス
指示手段、１２はバッファメモリ１０に書き込まれる全
てのデータに対して誤り検知符号を生成するＬ　ＲＣ（
Ｌｏｎｇｉｔｕｄｉｎａｌ　Ｒｅｄｕｎｄａｎｃｙ　Ｃ
ｈｅｃｋ）、１３はバッファメモリ１０から上位装置１
又は下位装置２のデータバスファ５．７に出力されるデ
ータを保持するレジスタ、１４はバッファメモリ１０よ
り読み出される全てのデータに対して誤り検知符号を生
成するＬＲＣ１１５は上記各ＬＲＣ１２，１４の誤り検
知符号をデータ転送完了後に比較する比較手段であり、
その結果は上位装置１等に伝えられる。

次に動作について説明する。

上位装置１より下位装置２へのデータ転送であるライト
データ転送時、データはデータバス４を介してデータバ
ッファ回路３に送られ、セレクタ８゜レジスタ９を通り
、アドレス指示手段１１により示された書き込みアドレ
スに従ってバッファメモリ１０に書き込まれる。それと
同時に、ＬＲＣ１２にも送られ、誤り検知符号が生成さ
れる。一方、下位装置２よりデータ転送要求がくると、
アドレス指示手段１１の読み出しアドレスに従ってデー
タがデータバッファ１０より読み出され、レジスタ１３
．データバス７を経由し下位装置２にデータが送出され
る。この時、ＬＲＣ１４にもデータが送られ、誤り検知
符号が生成される。

このようにして、上位装置１から下位装置２への転送デ
ータが全て送出されると、ＬＲＣ１２で生成された誤り
検知符号とＬＲＣ１４で生成された誤り検知符号が比較
手段１５によって比較される。これらが一致すると、上
位装置１より下位装置２へのデータが全て正しく送出さ
れたことになる。一方、不一致の場合は、このデータバ
ッファ回路３内で誤りが発生したことになるので、所定
の転送手順に従って全てのデータの再送等が行なわれる
。

また、下位装置２より上位装置１へのデータ転送である
リードデータ転送の場合も同様に行なわれる。すなわち
、データバス６に送られたデータはセレクタ８．レジス
タ９を経由しバッファメモ１Ｊ１０に書き込まれる。上
位装置１よりのデータ転送要求によりバッファメモリ１
０から読み出されたデータはレジスタ１３．データバス
５を経由し上位装置１に送出される。データ転送が終了
すると、ＬＲＣ１２，１４の内容が比較されデータの正
当性がチェックされる。

〔発明が解決しようとする問題点〕

従来のデータバッファ回路は以上のように構成されてい
るので、データ転送中に誤りが発生したかどうかは全て
のデータが転送された時点でしか検知出来ないため、誤
り発生に対する処理が遅くなったり、比較手段１５の他
にＬＲＣ１２，ＬＲＣ１４が必要となるため回路量が大
きくなるなどという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、誤り発生を誤りの発生した時点で検知できる
とともに、回路量の小さいデータバッファ回路を得るこ
とを目的としている。

ｃ問題点を解決するための手段〕 この発明に係るデータバッファ回路は、従来のＬＲＣ１
２，１４及び比較手段１５に代えて、データをバッファ
メモリ１０に一時蓄積する書き込みサイクル中に、書き
込みデータと書き込み後にバッファメモリ１０から出力
されるデータとを入力してそれらを比較し、バッファメ
モリ１０に書き込まれたデータの正当性を検証するデー
タ比較手段１６を備えたものである。

〔作用〕

この発明においては、各書き込みサイクル毎に、バッフ
ァメモリ１０に書き込まれるデータと書き込まれてバッ
ファメモリ１０から出力されるデータがデータ比較手段
１６で比較されるので、データバッファ回路に誤りが発
生した場合には、誤りの発生した時点で誤り発生が検知
される。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は実施例の構成を示すブロック図であり、第３図従来
例と同一符号は同−又は相当部分を示しており、その説
明は省略する。

図において、１６は従来のＬＲＣ１２，１４及び比較手
段１５に代って新たに付加されたデータ比較手段であり
、レジスタ９のデータがバッファメモリ１０に書き込ま
れる書き込みサイクル中に、所定のタイミングでレジス
タ９の出力とバッファメモリ１０に書き込まれたデータ
の出力とを比較する比較器より成り、その結果が上位装
置１等に伝えられるように構成されている。

次に動作について説明する。

上位装置１より下位装置２へのデータ転送であるライト
データ転送時、データバス４より送出されたデータはセ
レクタ８を経由してレジスタ９にセットされ、アドレス
指示手段１１により示された書き込みアドレスに従って
バッファメモリ１ｏにデータが書き込まれる。

このデータ書き込みサイクルを第２図に示す。

図において、時刻ｔ１はライトデータ転送の開始時刻で
あり、送出されて来るデータをデータバッファ１０に書
き込むアドレスを指示するアドレス指示手段１１の値を
初期セットする時刻である。

時刻ｔ２はアドレス指示手段１１の出力がバッファメモ
リ１０に指示され、バッファメモリ１０の書き込み前の
出力が安定になる時刻である。レジスタ９にデータが到
来すると時刻ｔ、にバッファメモリライトタイミングが
生成され、アドレス指示手段１１で指示されたアドレス
にデータが書き込まれる。この時、バッファメモリｌｏ
の出力は時刻ｔ４以降になると令書き込まれたデータが
安定して出力される様になる。従って、時刻ｔ、にデー
タ比較手段１６の実行タイミングを与えると、レジスタ
９のデータとバッファメモリ１０の対応する出力が比較
される。一致の場合は当該データが正しく書き込まれた
ことになり、不一致の場合はデータバッファ回路３内に
誤りが発生したことを検知したことになるので、データ
比較手段１６による簡単な回路構成で誤り発生の検知が
誤り発生と同時刻に行なえることになる。

この様に書き込まれたデータは下位装置２よりのデータ
転送要求により、アドレス指示手段１１により示された
読み出しアドレスがバッファメモリ１０に指示され、読
み出されたデータはレジスタ１３．データバス７を経由
し下位装置２に送出される。

また、下位装置２より上位装置１へのデータ転送である
リードデータ転送時は、データバス６を通りセレクタ８
にデータが送出される。その後の動作はライトデータ転
送時と同様である。

なお、上記実施例では、データ比較手段１６の一方の入
力にレジスタ９の出力を用いているが、上位装置１又は
下位装置２より送出されるデータがバッファメモリ１０
への書き込みサイクル中安定であれば、データ比較手段
１６の一方の入力はセレクタ８の出力であってもよい。

〔発明の効果〕

以上のように、この発明によれば、データの書き込みサ
イクル中にデータの正当性をチ呈ツタするようにしたの
で、誤り発生を誤りの発生した時点で検知でき、また、
データバッファ回路が安価に構成できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は実施例における書き込みサイクルを示すタイムチャー
ト、第３図は従来のデータバッファ回路を示すブロック
図である。 ■・・・・・・上位装置、２・・・・・・下位装置、３
・・・・・・データバッファ回路、４〜７・・・・・・
データバス、８・・・・・・セレクタ、９．１３・・・
・・・レジスタ、１０・・・・・・バッファメモリ、１
１・・・・・・アドレス指示手段、１６・・・・・・デ
ータ比較手段。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. データが転送される装置間にあって、一方の装置より送
   出されるデータを一時蓄積して他方の装置へ送出するバ
   ッファメモリを備えたデータバッファ回路において、デ
   ータをバッファメモリに一時蓄積する書き込みサイクル
   中に、書き込みデータと書き込み後にバッファメモリか
   ら出力されるデータとを入力してそれらを比較し、バッ
   ファメモリに書き込まれたデータの正当性を検証するデ
   ータ比較手段を備えたことを特徴とするデータバッファ
   回路。