JPH07113905B2 - 主記憶制御装置 - Google Patents
主記憶制御装置Info
- Publication number
- JPH07113905B2 JPH07113905B2 JP61103067A JP10306786A JPH07113905B2 JP H07113905 B2 JPH07113905 B2 JP H07113905B2 JP 61103067 A JP61103067 A JP 61103067A JP 10306786 A JP10306786 A JP 10306786A JP H07113905 B2 JPH07113905 B2 JP H07113905B2
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- Japan
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- read
- read data
- external processing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主記憶装置からのデータの読み出し、また
は主記憶装置へのデータの書き込みを制御する主記憶制
御装置、特に主記憶装置からのデータ読み出しにかかる
アクセス時間の短縮をはかつた主記憶制御装置に関する
ものである。
は主記憶装置へのデータの書き込みを制御する主記憶制
御装置、特に主記憶装置からのデータ読み出しにかかる
アクセス時間の短縮をはかつた主記憶制御装置に関する
ものである。
第４図は従来の主記憶制御装置の構成を示すブロック図
である。第５図及び第６図は従来の主記憶制御装置の制
御の流れをそれぞれ示す図である。図において、（１）
は主記憶制御装置と主記憶制御装置間のデータの受け渡
しをするメモリバス、（２）は主記憶装置からメモリバ
ス（１）を通して読み出したデータをラッチするリード
データラッチ（以下、RDLと称す）、（３）はデータの
ビット誤りを検出したり、訂正可能なビット誤りを訂正
するエラー検出訂正回路（以下、EDCと称す）、（４）
はRDL（２）からの読み出しデータまたはEDC（３）から
の訂正データを基本処理装置またはデータ入出力制御装
置などの外部処理装置へ送り出すリードデータバッファ
（以下、RDBと称す）、（５）は外部処理装置からの一
連のデータを受信するために多重化されたライトデータ
バッファ（以下、WDBと称す）、（６）はこのWDB（５）
からのデータをラッチし、主記憶装置へ送り出すライド
データラッチ（以下、WDLと称す）、（７）は主記憶制
御装置と外部処理装置間のデータの受け渡しをするシス
テムバスである。
である。第５図及び第６図は従来の主記憶制御装置の制
御の流れをそれぞれ示す図である。図において、（１）
は主記憶制御装置と主記憶制御装置間のデータの受け渡
しをするメモリバス、（２）は主記憶装置からメモリバ
ス（１）を通して読み出したデータをラッチするリード
データラッチ（以下、RDLと称す）、（３）はデータの
ビット誤りを検出したり、訂正可能なビット誤りを訂正
するエラー検出訂正回路（以下、EDCと称す）、（４）
はRDL（２）からの読み出しデータまたはEDC（３）から
の訂正データを基本処理装置またはデータ入出力制御装
置などの外部処理装置へ送り出すリードデータバッファ
（以下、RDBと称す）、（５）は外部処理装置からの一
連のデータを受信するために多重化されたライトデータ
バッファ（以下、WDBと称す）、（６）はこのWDB（５）
からのデータをラッチし、主記憶装置へ送り出すライド
データラッチ（以下、WDLと称す）、（７）は主記憶制
御装置と外部処理装置間のデータの受け渡しをするシス
テムバスである。
従来の主記憶制御装置は上述したように構成され、例え
ば、主記憶装置から主記憶アドレス１に格納されている
データ１と主記憶アドレス２に格納されているデータ２
とを連続して読み出す場合の動作について第５図及び第
６図を参照しながら説明する。まず、主記憶装置から読
み出した２つのデータにビット誤りがなかった場合の動
作は以下のようになる（第５図）。
ば、主記憶装置から主記憶アドレス１に格納されている
データ１と主記憶アドレス２に格納されているデータ２
とを連続して読み出す場合の動作について第５図及び第
６図を参照しながら説明する。まず、主記憶装置から読
み出した２つのデータにビット誤りがなかった場合の動
作は以下のようになる（第５図）。
（１） 主記憶装置からデータ１を読み出し、メモリバ
ス（１）を通してRDL（２）にセットする（5a）。
ス（１）を通してRDL（２）にセットする（5a）。
（２） 上記RDL（２）にセットされたデータ１をRDB
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行なうが、ビット誤りは発生しない（5
b）。
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行なうが、ビット誤りは発生しない（5
b）。
（３） RDB（４）からデータ１を外部処理装置へシス
テムバス（７）を通して送り出すと同時に、主記憶装置
から次のデータ２を読み出し、メモリバス（１）を通し
てRDL（２）にセットする（5c）。
テムバス（７）を通して送り出すと同時に、主記憶装置
から次のデータ２を読み出し、メモリバス（１）を通し
てRDL（２）にセットする（5c）。
（４） 上記RDL（２）にセットされたデータ２をRDB
（４）とEDC（３）にセットして、EDC（３）でデータ２
のチェックを行なうが、ビット誤りは発生しない（5
d）。
（４）とEDC（３）にセットして、EDC（３）でデータ２
のチェックを行なうが、ビット誤りは発生しない（5
d）。
（５） データ２をRDB（４）から外部処理装置へシス
テムバス（７）を通して送り出し、データ転送を終了す
る（5e）。
テムバス（７）を通して送り出し、データ転送を終了す
る（5e）。
次に、主記憶装置から読み出した２つのデータが両方と
も訂正可能なビット誤りであった場合の動作は以下のよ
うになる（第６図）。
も訂正可能なビット誤りであった場合の動作は以下のよ
うになる（第６図）。
（１） 主記憶装置からデータ１を読み出し、メモリバ
ス（１）を通してRDL（２）にセットする（6a）。
ス（１）を通してRDL（２）にセットする（6a）。
（２） 上記RDL（２）にセットされたデータ１をRDB
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行ない、訂正可能なビット誤りを検出する
（6b）。
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行ない、訂正可能なビット誤りを検出する
（6b）。
（３） EDC（３）でデータ１を訂正し、RDB（４）およ
びWDL（６）へセットする（6c）。
びWDL（６）へセットする（6c）。
（４） EDC（３）で訂正したデータを、RDB（４）から
システムバス（７）を通して外部処理装置へ送り出すと
同時に、WDL（６）からメモリバス（１）を介して主記
憶装置の主記憶アドレス１に書き込む（6d）。
システムバス（７）を通して外部処理装置へ送り出すと
同時に、WDL（６）からメモリバス（１）を介して主記
憶装置の主記憶アドレス１に書き込む（6d）。
（５） データ２については、上記（１）〜（４）と同
様の動作を繰返す（6e,6f,6g,6h）。
様の動作を繰返す（6e,6f,6g,6h）。
従来の主記憶制御装置では、読み出したデータに訂正可
能な誤まりが検出されると、データを読み出したときの
主記憶アドレスと同じアドレスで主記憶装置への書き込
みサイクルが挿入される。従って、一度の転送で連続し
てデータを読み出す場合、EDC（３）でデータをチェッ
クしている間、RDL（２）に次のデータをセットできる
にもかかわらず、主記憶アドレスを変えることができな
いために、EDC（３）でデータのチェックあるいは訂正
が完了するまで次のデータを読み出すことができない。
そのために、主記憶装置からデータを読み出すときのア
クセス時間が必要以上に長くなるという問題点があっ
た。
能な誤まりが検出されると、データを読み出したときの
主記憶アドレスと同じアドレスで主記憶装置への書き込
みサイクルが挿入される。従って、一度の転送で連続し
てデータを読み出す場合、EDC（３）でデータをチェッ
クしている間、RDL（２）に次のデータをセットできる
にもかかわらず、主記憶アドレスを変えることができな
いために、EDC（３）でデータのチェックあるいは訂正
が完了するまで次のデータを読み出すことができない。
そのために、主記憶装置からデータを読み出すときのア
クセス時間が必要以上に長くなるという問題点があっ
た。
この発明は、上記のような問題点を解決するためになさ
れたもので、一度の転送で主記憶装置から連続してデー
タを読み出す場合のアクセス時間を短縮することのでき
る主記憶制御装置を得ることを目的としている。
れたもので、一度の転送で主記憶装置から連続してデー
タを読み出す場合のアクセス時間を短縮することのでき
る主記憶制御装置を得ることを目的としている。
この発明にかかる主記憶制御装置は、主記憶装置から一
度のアクセスで読み出したデータをラッチするリードデ
ータラッチと、前記読み出したデータをチェックして訂
正可能なビット誤りを訂正するエラー検出訂正回路と、
前記読み出したデータあるいは訂正したデータを外部処
理装置へ送り出すリードデータバッファと、前記外部処
理装置からの一度のアクセスで前記主記憶装置に連続し
てデータを書き込むために、前記外部処理装置からの一
連の書き込みデータを保持する多重ライトデータバッフ
ァと、前記主記憶装置をアクセスするときは、前記エラ
ー検出訂正回路からの訂正データを前記ライトデータバ
ッファに送るためのパスとを備え、前記エラー検出訂正
回路で読み出されたデータのエラーチェックを行うとき
に、リードデータラッチが、次に読み出されたデータを
ラッチし、前記エラー検出訂正回路でエラーが検出され
たときは、これを訂正して外部処理装置へ送り出すと同
時に、前記パスを通して前記ライトデータバッファに送
ると共に、前記エラー検出訂正回路で次に読み出された
データのチェックを行うようにしたものである。
度のアクセスで読み出したデータをラッチするリードデ
ータラッチと、前記読み出したデータをチェックして訂
正可能なビット誤りを訂正するエラー検出訂正回路と、
前記読み出したデータあるいは訂正したデータを外部処
理装置へ送り出すリードデータバッファと、前記外部処
理装置からの一度のアクセスで前記主記憶装置に連続し
てデータを書き込むために、前記外部処理装置からの一
連の書き込みデータを保持する多重ライトデータバッフ
ァと、前記主記憶装置をアクセスするときは、前記エラ
ー検出訂正回路からの訂正データを前記ライトデータバ
ッファに送るためのパスとを備え、前記エラー検出訂正
回路で読み出されたデータのエラーチェックを行うとき
に、リードデータラッチが、次に読み出されたデータを
ラッチし、前記エラー検出訂正回路でエラーが検出され
たときは、これを訂正して外部処理装置へ送り出すと同
時に、前記パスを通して前記ライトデータバッファに送
ると共に、前記エラー検出訂正回路で次に読み出された
データのチェックを行うようにしたものである。
この発明においては、主記憶装置から連続的に読み出し
たデータに訂正可能なビット誤りが起った場合、その訂
正データを多重のWDBに保持し、主記憶装置からの一連
のデータの読み出しが終った後、WDBが保持している訂
正データを一括して主記憶装置に書き込むことができる
ようになる。
たデータに訂正可能なビット誤りが起った場合、その訂
正データを多重のWDBに保持し、主記憶装置からの一連
のデータの読み出しが終った後、WDBが保持している訂
正データを一括して主記憶装置に書き込むことができる
ようになる。
次に、この発明の一実施例を第１図、第２図及び第３図
を参照して説明する。第１図はこの発明の主記憶制御装
置の構成を示すブロック図、第２図及び第３図はこの発
明の主記憶制御装置の制御の流れをそれぞれ示す図であ
る。図において（１）〜（７）は第４図に示したものと
同じである。（８）はEDC（３）からの訂正データをWDB
（５）にセットするために設けたパスを示す。
を参照して説明する。第１図はこの発明の主記憶制御装
置の構成を示すブロック図、第２図及び第３図はこの発
明の主記憶制御装置の制御の流れをそれぞれ示す図であ
る。図において（１）〜（７）は第４図に示したものと
同じである。（８）はEDC（３）からの訂正データをWDB
（５）にセットするために設けたパスを示す。
次に、例えば、主記憶装置から主記憶アドレス１に格納
されているデータ１と、主記憶アドレス２に格納されて
いるデータ２とを連続して読み出す場合の動作について
第２図及び第３図を参照しながら説明する。まず、主記
憶装置から読み出した２つのデータにビット誤りがなか
った場合の動作は以下のようになる（第２図）。
されているデータ１と、主記憶アドレス２に格納されて
いるデータ２とを連続して読み出す場合の動作について
第２図及び第３図を参照しながら説明する。まず、主記
憶装置から読み出した２つのデータにビット誤りがなか
った場合の動作は以下のようになる（第２図）。
（１） 主記憶装置からデータ１を読み出し、メモリバ
ス（１）を通してRDL（２）にセットする（2a）。
ス（１）を通してRDL（２）にセットする（2a）。
（２） 上記RDL（２）にセットされたデータ１をRDB
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行なうと同時に、主記憶装置からデータ２
を読み出し、メモリバス（１）を通してRDL（２）にセ
ットする（2b）。このときビット誤りは発生しない。
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行なうと同時に、主記憶装置からデータ２
を読み出し、メモリバス（１）を通してRDL（２）にセ
ットする（2b）。このときビット誤りは発生しない。
（３） RDB（４）からデータ１を外部処理装置へシス
テムバス（７）を通して送り出すと同時に、上記RDL
（２）にセットされたデータ２をRDB（４）とEDC（３）
にセットして、EDC（３）でデータ２のチェックを行な
う（2c）。ビット誤りは発生しない。
テムバス（７）を通して送り出すと同時に、上記RDL
（２）にセットされたデータ２をRDB（４）とEDC（３）
にセットして、EDC（３）でデータ２のチェックを行な
う（2c）。ビット誤りは発生しない。
（４） RDB（４）からデータ２を外部処理装置へシス
テムバス（７）を通して送り出し、データ転送を終了す
る（2d）。
テムバス（７）を通して送り出し、データ転送を終了す
る（2d）。
次に、主記憶装置から読み出した２つのデータが両方と
も訂正可能なビット誤りであった場合の動作について説
明する（第３図）。
も訂正可能なビット誤りであった場合の動作について説
明する（第３図）。
（１） 主記憶装置からデータ１を読み出し、メモリバ
ス（１）を通してRDL（２）にセットする（3a）。
ス（１）を通してRDL（２）にセットする（3a）。
（２） 上記RDL（２）にセットされたデータ１をRDB
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行なうと同時に、主記憶装置からデータ２
を読み出し、メモリバス（１）を通してRDL（２）にセ
ットする（3b）。このときデータ１に訂正可能なビット
誤りが検出される。
（４）とEDC（３）にセットして、EDC（３）でデータ１
のチェックを行なうと同時に、主記憶装置からデータ２
を読み出し、メモリバス（１）を通してRDL（２）にセ
ットする（3b）。このときデータ１に訂正可能なビット
誤りが検出される。
（３） EDC（３）でデータ１を訂正し、RDB（４）へセ
ットすると同時にパス（８）を通してWDB（５）にもセ
ットする（3c）。
ットすると同時にパス（８）を通してWDB（５）にもセ
ットする（3c）。
（４） EDC（３）で訂正した後のデータ１を、RDB
（４）から外部処理装置へシステムバス（７）を通して
送り出すと同時に、上記RDL（２）にセットされたデー
タ２をRDB（４）とEDC（３）にセットし、EDC（３）で
データ２をチェックする（3d）。このとき、データ２に
訂正可能なビット誤りが検出される。
（４）から外部処理装置へシステムバス（７）を通して
送り出すと同時に、上記RDL（２）にセットされたデー
タ２をRDB（４）とEDC（３）にセットし、EDC（３）で
データ２をチェックする（3d）。このとき、データ２に
訂正可能なビット誤りが検出される。
（５） EDC（３）でデータ２を訂正し、RDB（４）へセ
ットすると同時にパス（８）を通してWDB（５）にもセ
ットする。このとき、WDB（５）は訂正データ１と訂正
データ２の２つのデータを保持している（3e）。
ットすると同時にパス（８）を通してWDB（５）にもセ
ットする。このとき、WDB（５）は訂正データ１と訂正
データ２の２つのデータを保持している（3e）。
（６） EDC（３）で訂正した後のデータを、RDB（４）
から外部処理装置へシステムバス（７）を通して送り出
すと同時に、WDB（５）に保持している訂正データ１をW
DL（６）にセットする。
から外部処理装置へシステムバス（７）を通して送り出
すと同時に、WDB（５）に保持している訂正データ１をW
DL（６）にセットする。
（７） WDL（６）に保持している訂正データ１を主記
憶装置の主記憶アドレス１にメモリバス（１）を通して
書き込むと同時に、WDB（５）に保持している訂正デー
タ２をWDL（６）にセットする（3g）。
憶装置の主記憶アドレス１にメモリバス（１）を通して
書き込むと同時に、WDB（５）に保持している訂正デー
タ２をWDL（６）にセットする（3g）。
（８） WDL（６）に保持している訂正データ２を主記
憶装置の主記憶アドレス２にメモリバス（１）を通して
書き込む（3h）。
憶装置の主記憶アドレス２にメモリバス（１）を通して
書き込む（3h）。
以上に説明したように、この発明の主記憶制御装置によ
れば、EDCからWDBへ訂正データを流すパスを設け、一度
のアクセスにおける一連のデータの読み出し動作で発生
したすべての訂正データをWDBで保持し、WDBから一括し
て訂正データを主記憶装置へ書き込むようにしたので、
訂正可能なビット誤りが起こらなかった場合は、一連の
データ読み出しにかかる主記憶制御装置の動作時間、す
なわち、主記憶制御装置の外部からみたアクセス時間を
短縮できるという効果がある。また、訂正可能なビット
誤まりが起こった場合でも、主記憶制御装置の動作時間
は従来と変わらないが、システムバスへのデータの送り
出しは早く終了するので、主記憶制御装置の外部からみ
たアクセス時間は短縮できる効果が得られる。
れば、EDCからWDBへ訂正データを流すパスを設け、一度
のアクセスにおける一連のデータの読み出し動作で発生
したすべての訂正データをWDBで保持し、WDBから一括し
て訂正データを主記憶装置へ書き込むようにしたので、
訂正可能なビット誤りが起こらなかった場合は、一連の
データ読み出しにかかる主記憶制御装置の動作時間、す
なわち、主記憶制御装置の外部からみたアクセス時間を
短縮できるという効果がある。また、訂正可能なビット
誤まりが起こった場合でも、主記憶制御装置の動作時間
は従来と変わらないが、システムバスへのデータの送り
出しは早く終了するので、主記憶制御装置の外部からみ
たアクセス時間は短縮できる効果が得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図及び第３図はこの発明の一実施例による主記憶制
御装置の制御の流れをそれぞれ示す図、第４図は従来の
主記憶制御装置の構成を示すブロック図、第５図及び第
６図は従来の主記憶制御装置の制御の流れをそれぞれ示
す図である。 図において、 （１）……メモリバス、（２）……RDL、（３）……ED
C、（４）……RDB、（５）……WDB、（６）……WDL、
（７）……システムバス、（８）……WDB（５）にEDC
（３）から訂正データを流すためのパスである。 なお、図中同一符号は同一部分を示す。
第２図及び第３図はこの発明の一実施例による主記憶制
御装置の制御の流れをそれぞれ示す図、第４図は従来の
主記憶制御装置の構成を示すブロック図、第５図及び第
６図は従来の主記憶制御装置の制御の流れをそれぞれ示
す図である。 図において、 （１）……メモリバス、（２）……RDL、（３）……ED
C、（４）……RDB、（５）……WDB、（６）……WDL、
（７）……システムバス、（８）……WDB（５）にEDC
（３）から訂正データを流すためのパスである。 なお、図中同一符号は同一部分を示す。
Claims (1)
- 【請求項１】主記憶装置から読み出したデータをラッチ
するリードデータラッチと、前記リードデータラッチに
ラッチされたデータをチェックして訂正可能なビット誤
りを訂正するエラー検出訂正回路と、前記リードデータ
ラッチにラッチされたデータあるいは前記エラー検出訂
正回路により訂正されたデータを外部処理装置へ送り出
すリードデータバッファと、前記外部処理装置からの一
度のアクセスで前記主記憶装置に連続してデータを書き
込むために、前記外部処理装置からの一連の書き込みデ
ータを保持する多重ライトデータバッファと、前記エラ
ー検出訂正回路からの訂正データを前記ライトデータバ
ッファに送るためのパスとを備え、前記主記憶装置から
一度のアクセスで連続してデータを読み出す場合、前記
エラー検出訂正回路で前記主記憶装置から読み出され、
前記リードデータラッチにラッチされたデータのエラー
チェックを行うときに、前記リードデータラッチが、次
に読み出されたデータをラッチし、前記エラー検出訂正
回路でエラーが検出されたときは、これを訂正して前記
リードデータバッファへセットすると同時に、前記パス
を通して前記ライトデータバッファにセットした後、前
記リードデータバッファにセットされたデータを前記外
部処理装置へ送り出すと同時に、前記エラー検出訂正回
路で前記リードデータラッチにラッチされている次に読
み出されたデータのチェックを行うようにしたことを特
徴とする主記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103067A JPH07113905B2 (ja) | 1986-05-07 | 1986-05-07 | 主記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103067A JPH07113905B2 (ja) | 1986-05-07 | 1986-05-07 | 主記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260251A JPS62260251A (ja) | 1987-11-12 |
| JPH07113905B2 true JPH07113905B2 (ja) | 1995-12-06 |
Family
ID=14344319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103067A Expired - Lifetime JPH07113905B2 (ja) | 1986-05-07 | 1986-05-07 | 主記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113905B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555499A (en) * | 1978-10-16 | 1980-04-23 | Nec Corp | Memory control unit |
| JPS6155744A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | エラ−のリカバリ処理方式 |
-
1986
- 1986-05-07 JP JP61103067A patent/JPH07113905B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62260251A (ja) | 1987-11-12 |
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