JPS6155744A - エラ−のリカバリ処理方式 - Google Patents
エラ−のリカバリ処理方式Info
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- JPS6155744A JPS6155744A JP59177986A JP17798684A JPS6155744A JP S6155744 A JPS6155744 A JP S6155744A JP 59177986 A JP59177986 A JP 59177986A JP 17798684 A JP17798684 A JP 17798684A JP S6155744 A JPS6155744 A JP S6155744A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パイプライン制御方式をとる計算機システム
のコントロールスト−レジ（ＣＳ）で発生する１ビット
エラーのリカバリ処理方式に関する。− 〔発明が解決しようとする問題点〕 コンピュータのハードウェアの機能をソフトウェアに代
行させることが行なわれており、か＼るソフトウェアは
ファームウェアと呼ばれ、実態はＣ８に格納されたマイ
クロプログラムである。パイプライン制御方式をとる計
３！′機システムでは、プログラムの各命令が次々と取
出され、各命令が解読され、それを実行するマイクロプ
ログラムを格納するＣ８のアドレスが求められ、該アド
レスによりＣ３がアクセスされ、読出されたデータ（マ
イクロステップ）はレジスタに保持され、実行に供され
るが、このデータに１ビツトでもエラーがあると当然、
所期の制御は期待できない。そこでＣ８から読み出され
たデータに対する１ビットエラーの訂正、及び２ビット
エラーの検出を行なうためＥＣＣ回路が設けられている
。
のコントロールスト−レジ（ＣＳ）で発生する１ビット
エラーのリカバリ処理方式に関する。− 〔発明が解決しようとする問題点〕 コンピュータのハードウェアの機能をソフトウェアに代
行させることが行なわれており、か＼るソフトウェアは
ファームウェアと呼ばれ、実態はＣ８に格納されたマイ
クロプログラムである。パイプライン制御方式をとる計
３！′機システムでは、プログラムの各命令が次々と取
出され、各命令が解読され、それを実行するマイクロプ
ログラムを格納するＣ８のアドレスが求められ、該アド
レスによりＣ３がアクセスされ、読出されたデータ（マ
イクロステップ）はレジスタに保持され、実行に供され
るが、このデータに１ビツトでもエラーがあると当然、
所期の制御は期待できない。そこでＣ８から読み出され
たデータに対する１ビットエラーの訂正、及び２ビット
エラーの検出を行なうためＥＣＣ回路が設けられている
。
しかし読出したデータに対してエラー検出、訂正するだ
けではＯ８のデータはエラーのま＼であるから、同じマ
イクロステップが読み出される度にエラーとなり、訂正
が行なわれる。エラー訂正は１ビツトまでであるから、
このような状態でプログラム実行中にもう１ビツトがエ
ラーとなると訂正不可能となり、動作中断に追い込まれ
る。ビットエラーにはハードエラーとソフトエラーとが
あり、ハードエラーならＣ３を交換しない限り、その障
害マイクロステップがアクセスされる度にエラーとなる
のは止むを得ないが、ソフトエラーなら再書き込みすれ
ば修復する。再書き込みしなければ修復せず、ハードエ
ラーと同様になる。
けではＯ８のデータはエラーのま＼であるから、同じマ
イクロステップが読み出される度にエラーとなり、訂正
が行なわれる。エラー訂正は１ビツトまでであるから、
このような状態でプログラム実行中にもう１ビツトがエ
ラーとなると訂正不可能となり、動作中断に追い込まれ
る。ビットエラーにはハードエラーとソフトエラーとが
あり、ハードエラーならＣ３を交換しない限り、その障
害マイクロステップがアクセスされる度にエラーとなる
のは止むを得ないが、ソフトエラーなら再書き込みすれ
ば修復する。再書き込みしなければ修復せず、ハードエ
ラーと同様になる。
本発明はか＼る点に着目するものであって、パイプライ
ン処理の途中にコレクトサイクルを設け、Ｃ８の１ビッ
トエラーを修正して信頼度及び耐久性を向上させようと
するものである。
ン処理の途中にコレクトサイクルを設け、Ｃ８の１ビッ
トエラーを修正して信頼度及び耐久性を向上させようと
するものである。
本発明は、パイプライン制御方式の叶算機システムにお
けるコントロールスト−レジのデータエラーのリカバリ
方式において、該コントロールスト−レジから読み出し
たデータをＥＣＣ回路でエラーチェックし、１ビットエ
ラーなら訂正して出力し、またエラーが発生したことを
示すフリップフロップをセントし、該フリップフロップ
がセットされている間、パイプライン処理の途中にコレ
クトサイクルを設け、コントロールスト−レジから当該
エラーデータが読み出されるとき該コレクトサイクルを
通してコントロールスト−レジの再書込みを行なって当
該エラーデータを修正することを特徴とするものである
。
けるコントロールスト−レジのデータエラーのリカバリ
方式において、該コントロールスト−レジから読み出し
たデータをＥＣＣ回路でエラーチェックし、１ビットエ
ラーなら訂正して出力し、またエラーが発生したことを
示すフリップフロップをセントし、該フリップフロップ
がセットされている間、パイプライン処理の途中にコレ
クトサイクルを設け、コントロールスト−レジから当該
エラーデータが読み出されるとき該コレクトサイクルを
通してコントロールスト−レジの再書込みを行なって当
該エラーデータを修正することを特徴とするものである
。
ＥＣＣ回路でエラーチェック、コレクトするだけでなく
、Ｃ８の当該マイクロステップを正しいデータに書き換
える。このようにすれば、ソフトエラーなら完全に復旧
できる。また再書き込み回数を計数し、所定数以上にな
ったらこれはハードエラーとして再書き込みを中止すれ
ば、無駄な処理、時間遅れを回避でき、また該回数をみ
てＣ８を交換する等の措置をとれば保守の点でも有効で
ある。以下、図示の実施例を参照しながらこれを詳細に
説明する。
、Ｃ８の当該マイクロステップを正しいデータに書き換
える。このようにすれば、ソフトエラーなら完全に復旧
できる。また再書き込み回数を計数し、所定数以上にな
ったらこれはハードエラーとして再書き込みを中止すれ
ば、無駄な処理、時間遅れを回避でき、また該回数をみ
てＣ８を交換する等の措置をとれば保守の点でも有効で
ある。以下、図示の実施例を参照しながらこれを詳細に
説明する。
第１図は本発明の一実施例を示すブロック図で、１０は
ストーレシコントロール部（Ｓ−ＵＮＩＴ）２０はザー
ビスプロセッサ（ＳＶＰ）、残りは命令制御部３０の各
部である。命令制御部３０は５−ＵＮＩＴＩＯのバッフ
ァ（ＢＵＦＦ）１１から命令を取込む命令レジスタ３１
と、該命令をデコードしてマイクロ・プログラムのアド
レスに変換するセレクタ （ＳＥＬ）３２と、デコード
されたアドレスを保持するアドレスレジスタ（ＡＤＲＳ
）３３と、該アドレスで指示された領域のデータ（マイ
クロステップ）ＲＤを出力するコントロール・スト−レ
ジ部（Ｃ３）３４と、その出力データを保持するレジス
タ３５と、該レジスタ出力によって各種の制御信号を選
択的に出力するゲート群３６を標準的に備える。Ｃ３３
４には、５−ＵＮＩＴＩＯからの命令による制御の一部
、例えばレジスタへのデータをストアする時のデータの
セレクト等を実行するためのパイプライン制御用マイク
ロ・プログラムが格納されている。
ストーレシコントロール部（Ｓ−ＵＮＩＴ）２０はザー
ビスプロセッサ（ＳＶＰ）、残りは命令制御部３０の各
部である。命令制御部３０は５−ＵＮＩＴＩＯのバッフ
ァ（ＢＵＦＦ）１１から命令を取込む命令レジスタ３１
と、該命令をデコードしてマイクロ・プログラムのアド
レスに変換するセレクタ （ＳＥＬ）３２と、デコード
されたアドレスを保持するアドレスレジスタ（ＡＤＲＳ
）３３と、該アドレスで指示された領域のデータ（マイ
クロステップ）ＲＤを出力するコントロール・スト−レ
ジ部（Ｃ３）３４と、その出力データを保持するレジス
タ３５と、該レジスタ出力によって各種の制御信号を選
択的に出力するゲート群３６を標準的に備える。Ｃ３３
４には、５−ＵＮＩＴＩＯからの命令による制御の一部
、例えばレジスタへのデータをストアする時のデータの
セレクト等を実行するためのパイプライン制御用マイク
ロ・プログラムが格納されている。
本例ではこの他に通常モードとコレクトモードとではレ
ジスタ３５へのデータを切換えるセレクタ４０をＣ５３
４とレジスタ３５の間に介在させ、通常モードではＣ５
３４の読出しデータをまたコレクトモードではそれをＥ
ＣＣ回路４１で訂正（コレクト）したデータをレジスタ
３５へ伝える。
ジスタ３５へのデータを切換えるセレクタ４０をＣ５３
４とレジスタ３５の間に介在させ、通常モードではＣ５
３４の読出しデータをまたコレクトモードではそれをＥ
ＣＣ回路４１で訂正（コレクト）したデータをレジスタ
３５へ伝える。
ＥＣＣ回路４１はレジスタ３５に読出されたｃｓ３４の
出力データに関し、１ビットエラーは訂正し、２ビット
エラーは検出だけをする機能を有し、いずれのエラーを
検出したときもその出力ＥＲＲでＣＳエラーフラグ４２
をセットする。このフラグ４２は５ＶＰ２０によって参
照され、エラー発生時のＣＳアドレスがアドレスコピー
レジスタ４３から５ＶＰ２０のカウンタ２１の一部領域
に読込まれる。これは後でＣ５３４の該当アドレスに正
しいデータＷＤを再書込みするためである。これとは別
にレジスタ３５内のデータに１ピントエラーが検出され
るとセット（ＳＥＴ）されるモード切換用のフリップフ
ロップ（ＦＦ）４４を設ける。このＦＦ４４をセットす
るのはＥＣＣ回路４１の１ビットエラー検出出力ＥＲＲ
でも良いし、レジスタ３５の入カデークＲＤからパリテ
ィエラーを検出するパリティチェンク回路（図示せず）
のエラー検出出力でも良い。いずれにしてもＦＦ４４が
セントされるとコレクトモードになり、セレクタ４０は
ＥＣＣ回路４１の出力（１ビットエラーを訂正したデー
タ）ＣＤを選択する。このＦＦ４４をリセットするのは
５ＶＰ２０のリセット信号ＲＥＳＥＴ”ｉ？あり、これ
は５ＶＰ２０がＣ５３４に正しいデータＷＤを再書込み
した後に発生する。ＦＦ４４がリセットされると通常モ
ードになり、セレクタ４０はＣ３３４の出力ＲＤを選択
する。
出力データに関し、１ビットエラーは訂正し、２ビット
エラーは検出だけをする機能を有し、いずれのエラーを
検出したときもその出力ＥＲＲでＣＳエラーフラグ４２
をセットする。このフラグ４２は５ＶＰ２０によって参
照され、エラー発生時のＣＳアドレスがアドレスコピー
レジスタ４３から５ＶＰ２０のカウンタ２１の一部領域
に読込まれる。これは後でＣ５３４の該当アドレスに正
しいデータＷＤを再書込みするためである。これとは別
にレジスタ３５内のデータに１ピントエラーが検出され
るとセット（ＳＥＴ）されるモード切換用のフリップフ
ロップ（ＦＦ）４４を設ける。このＦＦ４４をセットす
るのはＥＣＣ回路４１の１ビットエラー検出出力ＥＲＲ
でも良いし、レジスタ３５の入カデークＲＤからパリテ
ィエラーを検出するパリティチェンク回路（図示せず）
のエラー検出出力でも良い。いずれにしてもＦＦ４４が
セントされるとコレクトモードになり、セレクタ４０は
ＥＣＣ回路４１の出力（１ビットエラーを訂正したデー
タ）ＣＤを選択する。このＦＦ４４をリセットするのは
５ＶＰ２０のリセット信号ＲＥＳＥＴ”ｉ？あり、これ
は５ＶＰ２０がＣ５３４に正しいデータＷＤを再書込み
した後に発生する。ＦＦ４４がリセットされると通常モ
ードになり、セレクタ４０はＣ３３４の出力ＲＤを選択
する。
以下、第２図および第３図を参照して各モードの動作を
説明する。第２図はＦＦ４４がリセットされた通常モー
ドの説明図である。このときセレクタ４０はＥＣＣ回路
４１のコレクトデータＣＤを選択しないので、命令制御
部３０内の命令パイプラインは概略、命令レジスタ３１
−アドレスレジスタ３３→Ｃ３３４−レジスタ３５とい
う順になる。第２図の１＋ＢＩｔ ・・・・・・はパイ
プライン命令中の各ステートで、ｉはインストラクショ
ンフェンチ、Ｂ１．Ｂ２はバンファ１１がらレジスタ３
１に命令を取込むステート、Ｄはセレクタ３２でそれを
デコードするステート、ＲはデコードされたＣＳアドレ
スをレジスタ３３に転送するステートである。
説明する。第２図はＦＦ４４がリセットされた通常モー
ドの説明図である。このときセレクタ４０はＥＣＣ回路
４１のコレクトデータＣＤを選択しないので、命令制御
部３０内の命令パイプラインは概略、命令レジスタ３１
−アドレスレジスタ３３→Ｃ３３４−レジスタ３５とい
う順になる。第２図の１＋ＢＩｔ ・・・・・・はパイ
プライン命令中の各ステートで、ｉはインストラクショ
ンフェンチ、Ｂ１．Ｂ２はバンファ１１がらレジスタ３
１に命令を取込むステート、Ｄはセレクタ３２でそれを
デコードするステート、ＲはデコードされたＣＳアドレ
スをレジスタ３３に転送するステートである。
これに対し第３図に示すコレクトモードではＦＦ４４が
セットされ、セレクタ４０はＥＣＣ回路４１のコレクト
データＣＤを選択する。但し、パイプラインの順序では
、命令レジスタ３１−アドレスレジスタ３３−Ｃ３３４
→レジスタ３５１（レジスタ３５の１回目）−ＥＣＣ回
路４１→セレクタ４０→レジスタ３５２ （レジスタ３
５の２回目）という順になる。この場合、Ｃ３３４から
データＲＤをレジスタ３５ｒに入れる際にもセレクタ４
０は使用されている（図面上省略しである）。
セットされ、セレクタ４０はＥＣＣ回路４１のコレクト
データＣＤを選択する。但し、パイプラインの順序では
、命令レジスタ３１−アドレスレジスタ３３−Ｃ３３４
→レジスタ３５１（レジスタ３５の１回目）−ＥＣＣ回
路４１→セレクタ４０→レジスタ３５２ （レジスタ３
５の２回目）という順になる。この場合、Ｃ３３４から
データＲＤをレジスタ３５ｒに入れる際にもセレクタ４
０は使用されている（図面上省略しである）。
尚、３４′は通常モードのＣ３を対比するために示した
ものである。第３図のパイプライン命令中のステートに
はＤのステートが１回余分に含まれ、１回目のステート
Ｄ後に１ビットエラーが検出され、ステー）ＲでＦＦ４
４がセットされる。１ビットエラーが検出されると２回
目のステートＤで１回目のステートＤはキャンセルされ
、再びＣ３３４からの読出しが行われ、コレクトされた
データＣＤがレジスタ３５にセットされる。
ものである。第３図のパイプライン命令中のステートに
はＤのステートが１回余分に含まれ、１回目のステート
Ｄ後に１ビットエラーが検出され、ステー）ＲでＦＦ４
４がセットされる。１ビットエラーが検出されると２回
目のステートＤで１回目のステートＤはキャンセルされ
、再びＣ３３４からの読出しが行われ、コレクトされた
データＣＤがレジスタ３５にセットされる。
上述したコレクトモードを用いると、Ｃ３３４の各アド
レス（マイクロステップ）毎に１ビツトのエラーであれ
ばこれを修正して命令実行が可能であり、そのエラーが
ソフトエラーであれば再書込みで正しいデータに書直し
エラーなしの状態に戻ることができる。このＣ８再書込
みは、パイプライン処理であるから既に読出した一連の
命令を実行し終った段階で、ＣＰＵをス）−／プして５
ｖＰ２０によりＣ５３４へ正しいデータＷＤ （これは
ＥＣＣ回路４１の出力ＣＤ）を再書込みする。
レス（マイクロステップ）毎に１ビツトのエラーであれ
ばこれを修正して命令実行が可能であり、そのエラーが
ソフトエラーであれば再書込みで正しいデータに書直し
エラーなしの状態に戻ることができる。このＣ８再書込
みは、パイプライン処理であるから既に読出した一連の
命令を実行し終った段階で、ＣＰＵをス）−／プして５
ｖＰ２０によりＣ５３４へ正しいデータＷＤ （これは
ＥＣＣ回路４１の出力ＣＤ）を再書込みする。
この再書込みで同じアドレスの１ビットエラーが生じな
くなれば以後１サイクル余分なコレクトモードに移らな
くて済む。しかし、この再書込みを何回か行ってもエラ
ーが発生する場合にはＣ３３４のハードエラーである可
能性が強いので、それ以上の再書込みは中止する（単辷
ＥＣＣ回路４１によるデータコレクトのみにする）。こ
の書込み回数は５ＶＰ２０内のカウンタで監視し、規定
数（１〜Ｎ回）に達したら中止する。
くなれば以後１サイクル余分なコレクトモードに移らな
くて済む。しかし、この再書込みを何回か行ってもエラ
ーが発生する場合にはＣ３３４のハードエラーである可
能性が強いので、それ以上の再書込みは中止する（単辷
ＥＣＣ回路４１によるデータコレクトのみにする）。こ
の書込み回数は５ＶＰ２０内のカウンタで監視し、規定
数（１〜Ｎ回）に達したら中止する。
以上述べたように本発明によれば、パイプライン制御を
する計算機のパイプライン途中にＣ３再書込みサイクル
を設けたので、Ｃ３から読出されるデータに１ビットエ
ラーがあってもこれをエラーなし状態へ自動的に復旧さ
せて処理を続行できる利点がある。
する計算機のパイプライン途中にＣ３再書込みサイクル
を設けたので、Ｃ３から読出されるデータに１ビットエ
ラーがあってもこれをエラーなし状態へ自動的に復旧さ
せて処理を続行できる利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
通常モードの説明図、第３図はコレクトモードの説明図
である。 図中、１０はストーレシコントロール部、２０はサービ
スプロセッサ部、３０は命令制御部、３１は命令レジス
タ、３４はコントロール・スト−レジ（Ｃ３）、３５は
レジスタ、４０はセレクタ、４１はＥＣＣ回路、４４は
フリップフロップである。
通常モードの説明図、第３図はコレクトモードの説明図
である。 図中、１０はストーレシコントロール部、２０はサービ
スプロセッサ部、３０は命令制御部、３１は命令レジス
タ、３４はコントロール・スト−レジ（Ｃ３）、３５は
レジスタ、４０はセレクタ、４１はＥＣＣ回路、４４は
フリップフロップである。
Claims (2)
- （１）パイプライン制御方式の計算機システムにおける
コントロールストーレジのデータエラーのリカバリ方式
において、該コントロールストーレジから読み出したデ
ータをＥＣＣ回路でエラーチェックし、１ビットエラー
なら訂正して出力し、またエラーが発生したことを示す
フリップフロップをセットし、該フリップフロップがセ
ットされている間、パイプライン処理の途中にコレクト
サイクルを設け、コントロールストーレジから当該エラ
ーデータが読み出されるとき該コレクトサイクルを通し
てコントロールストーレジの再書込みを行なって当該エ
ラーデータを修正することを特徴とするコントロールス
トーレジのデータエラーのリカバリ処理方式。 - （２）コントロールストーレジの再書込みは所定回数以
下とし、所定回数を越えるときは再書込みせず、単にコ
ントロールストーレジ読出しデータを修正して出力する
のみとすることを特徴とする特許請求の範囲第１項記載
のエラーのリカバリ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177986A JPS6155744A (ja) | 1984-08-27 | 1984-08-27 | エラ−のリカバリ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177986A JPS6155744A (ja) | 1984-08-27 | 1984-08-27 | エラ−のリカバリ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155744A true JPS6155744A (ja) | 1986-03-20 |
| JPH0135369B2 JPH0135369B2 (ja) | 1989-07-25 |
Family
ID=16040530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177986A Granted JPS6155744A (ja) | 1984-08-27 | 1984-08-27 | エラ−のリカバリ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260251A (ja) * | 1986-05-07 | 1987-11-12 | Mitsubishi Electric Corp | 主記憶制御装置 |
| JPH05189324A (ja) * | 1992-01-16 | 1993-07-30 | Fujitsu Ltd | エラー制御方式及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117048A (en) * | 1981-01-14 | 1982-07-21 | Nec Corp | Information processing device |
| JPS58225445A (ja) * | 1982-06-24 | 1983-12-27 | Fujitsu Ltd | エラ−処理方式 |
-
1984
- 1984-08-27 JP JP59177986A patent/JPS6155744A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117048A (en) * | 1981-01-14 | 1982-07-21 | Nec Corp | Information processing device |
| JPS58225445A (ja) * | 1982-06-24 | 1983-12-27 | Fujitsu Ltd | エラ−処理方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260251A (ja) * | 1986-05-07 | 1987-11-12 | Mitsubishi Electric Corp | 主記憶制御装置 |
| JPH05189324A (ja) * | 1992-01-16 | 1993-07-30 | Fujitsu Ltd | エラー制御方式及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0135369B2 (ja) | 1989-07-25 |
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