JPH03265950A - 制御記憶１ビットエラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は制御記憶（以下ｒｃｓＪという」〉１ビット工
ラー処理方式に関し、特にＣ５Ｉビットエラーが固定的
なものか間欠的なものかを識別し、その結果によってプ
ログラム制御装置の制御を決定するＣ８１ビットエラー
処理方式に関する。

〔従来の技術〕

従来、この種のＣＳＩビットエラー処理方式としては、
次のようなものがある。第１に、Ｃ３Ｉビットエラーを
検出したとき、エラー訂正をマイクロ命令を読み出すレ
ジスタ上で行いメモリ内は書き替えない方式、第２に、
ＣＳＩビットエラーを検出したとき、常にメモリ内部の
エラー訂正書込みを行う方式、第３に、プログラム制御
装置が１ビットエラーを検出したとき、常にメモリ内部
のエラー訂正書込みを行うと共にＣＳエラー発生回数を
カウントし、更にＣＳエラーを１回検出した時点から一
定時間経過した後にＣＳエラーの発生回数を確認してそ
のカウント値によって１ビットエラーが固定障害か間欠
障害かを判別する方式特に第３の方式では、常にメモリ
上のエラー訂正書込みを行っているので、間欠障害なら
ばプログラム制御装置が１ビットエラーを１回検出して
からＣＳエラー発生回数を確認するまでの間に１ビット
エラーが複数回発生することはないという前提で固定／
間欠障害の判別を行っている。従って、ＣＳエラー発生
回数を確認したときの値が“１”ならば間欠障害、カウ
ント値が２以上ならば固定障害と判断し、固定障害のと
きは性能低下を防ぐ為にプログラム制御装置をシステム
から切離している。

〔発明が解決しようとする課題〕

上述した従来のＯＳエラー処理方式には、次のような欠
点がある。

第１の方式は、マイクロ命令を読み出すレジスタ上での
みエラー訂正を行い、メモリ上は訂正書込みを行わない
為、ソフトエラーのような間欠障害が１回発生しただけ
で、永久にＣＳエラーを検出し続ける。また、１ビット
エラーが発生したマイクロ命令を実行するとき、エラー
訂正を行う為に通常の３倍程度の時間を要し、プログラ
ム制御装置の性能が低下する。

第２の方式は、ＣＳエラーを検出したときは常にメモリ
上で書込みを行うので、ソフトエラーのような間欠障害
は１回検出した後訂正できるが、メモリの固定障害が発
生したときは、１ビットエラーの出現したマイクロ命令
の実行時間が通常の１５倍程度かかり、第１の方式より
大きな性能低下となる。

第３の方式は、プログラム制御装置が１ビットエラーを
１回検出してから一定時間経過後ＣＳエラー発生回数を
確認したとき、そのカウント値により１ビットエラーが
固定障害か間欠障害かを判別するようになっているが、
間欠障害の中にも、金属片がメモリチップに接触したこ
とにより発生する障害、及び、マイクロ命令読出しレジ
スタの間欠障害のように、障害が数百ｍｓ程度継続し、
１回のメモリ訂正書込みだけでは後口しない障害がある
。従って、上記のような間欠障害と固定障害とは判別で
きないなどという欠点がある。

〔課題を解決するための手段〕

本発明のＣ８１ビットエラー処理方式は、マイクロ命令
を構成するビットの中の１ビットが反転したことを検出
及び訂正できるエラー訂正コードを含む複数の前記マイ
クロ命令から成るマイクロプログラムによる制御で作動
し、該マイクロプログラムを格納するメモリを有する情
報処理装置において、 実行中のマイクロ命令の１ビットエラーを検出および訂
正する手段と、エラー訂正したマイクロ命令で前記メモ
リ中のマイクロ命令を書き替える書込み手段と、１ビッ
トエラーの発生回数をカウントし、その結果を保持する
エラー情報生成手段と、一定時間経過したときタイムア
ウトするタイマ手段と、前記書き込み手段を有効或いは
無効にする書込み制御手段と、前記エラー情報生成手段
を有効或いは無効にするエラー処理制御手段とを具備し
、前記１ビットエラーを検出したとき前記書き込み手段
と前記エラー情報生成手段とを無効にし、一定時間経過
した後で再び前記書き込み手段と前記エラー情報生成手
段を有効にして構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。

１０１はエラー訂正コード付きのマイクロプログラムを
格納するＣＳメモリ、１０２はＣＳレジスタ１０３と割
込割出制御部１０５からのデータに従ってＣＳメモリ１
０１のアドレスを生成するアドレス制御部、１０３はＣ
Ｓメモリから読み出したマイクロ命令を保持するＣＳレ
ジスタ、１０４はマイクロ命令の１ビットエラーを検出
及び訂正する機能をもちエラーを検出したとき割込割出
制御部１０５へその旨を報告すると同時にＣＳメモリに
ライトパルスを送出するエラー検出及訂正回路、１１４
はＣＳメモリ１０１からの読出し命令とエラー検出及訂
正回路１０４からの１ビットエラー訂正後のマイクロ命
令とをエラー検出及訂正回路１０４からの選択信号に従
って選択するセレクタ、１０５はエラー検出及び訂正回
路１０４からの１ビットエラー検出通知信号や割出し抑
止信号等によりマイクロプログラム内のルーチンの割出
し制御と他のユニットからの割込とを制御する割込割出
制御部、１０６は１ビットエラー情報収集ルーチンの割
出しを抑止する割出し抑止フリップフロップ回路（以下
、７１７１７０７１回路をＦ／Ｆという）、１０７はＣ
Ｓレジスタ１０３の内容をＣＳメモリ１０１へ書込むこ
とを有効にする書込み可能Ｆ／Ｆ、１０８は１ビットエ
ラー情報の生成を行うエラー情報生成部、〕０９はＣ８
１ビットエラーを検出したことをサービスプロセッサに
通知する通信制御部、１１０は通信制御部１０９からの
１ビットエラー検出通知を受信したときエラー情報生成
部１０８から１ビットエラー情報を取り込みカウント値
をカウント値判別部１１２へ送出したり割出抑止Ｆ／Ｆ
　１０６を有効または無効にしたりタイマ制御部１１１
を起動したりするエラー制御部、１１１はタイマが起動
された後一定時間の経過でタイムアウトをエラー制御部
１１０に通知するタイマ制御部、１１２はエラー制御部
１１０から受信したカウント値を判別してそのカウント
値により割出抑止Ｆ／Ｆ　１０６のリセット及びシステ
ム構成制御部への装置切離し指示を行うカウント値判別
部、１１３はカウント値判別部１１２からの装置切離し
指示を実行するシステム構成制御部である。

次に、本発明を実現するときの動作を第１図。

第２図を参照して詳細に説明する。ここで、第２図はＣ
ＳＩビットエラー処理を行うときのプログラム制御装置
及びサービスプロセッサの動作を表すフローチャートで
ある。

ＣＳメモリ１０１から読みだしたマイクロ命令の１ビッ
トエラーをエラー検出及び訂正回路１０４が検出したと
きくステップ１０〉、セレクタ１１４にエラー検出及訂
正回路１０４側の入力を選択するようにしてエラーを訂
正したマイクロ命令をＣＳレジスタ１０３にセットし、
エラーを検出したことを割込割出制御部１０５に通知す
ると同時に、ＣＳメモリ１０１に対してライトパルスを
送出する。そして、エラー訂正されたマイクロ命令は、
ＣＳレジスタ１０３からＣＳメモリ１０１に書込まれる
。このとき、書込可能Ｆ／Ｆ　１０７は初期値“１”と
なっている。

割込割出し制御部１０５は、エラー検出通知を受けると
マイクロプログラム内の１ビットエラー処理ルーチンを
割出すようにアドレス制御部１０２に指示し、アドレス
制御部１０２は１ビットエラー処理ルーチンの開始アド
レスを生成する。１ビットエラー処理ルーチンが割出さ
れると、まず書込み可能Ｆ／Ｆ　１０７をリセットしく
ステップ１１）、エラー情報を収集してエラー情報生成
部１０８に格納する。このとき、エラー情報生成部１０
８はエラー発生回数（カウント値）を＋１する（ステッ
プ１２）。以上の１ビットエラー処理が終了すると、通
信制御部１０９を起動してエラー制御部１１０に１ビッ
トエラー検出を通知する（ステップ１３）。

１ビットエラーの通知を受信したサービスプロセッサは
、エラー制御部１０９によりタイマ制御部１１１のタイ
マが有効（作動中）か否かを調べ（ステップ１４）、そ
の結果に従って次の処理を決定する。タイマが無効であ
るときの次の処理を第１次１ビットエラー処理と称し、
タイマが有効であるときの次の処理を第２次１ビットエ
ラー処理と称する。

まず、第１次１ビットエラー処理から説明する。

エラー制御部１１０はタイマが無効であることを確認す
ると、割出抑止Ｆ／Ｆ　１０６をセットする（ステップ
１５）。これにより・以降エラー検出及訂正回路１０４
が１ビットエラーを検出しても、割込割出制御部１０５
は１ビットエラー処理ルーチンを割出さないようにする
。次にエラー制御部１１０は、エラー情報生成部１０８
からエラー情報を取り込む（ステップ１７）と共にカウ
ント値を“０”クリアしくステップ１６）、１秒間の待
ち合わせを行う（ステップ１８）。１ビットエラーの原
因がＣＳメモリのハードウェア上の間欠障害或いはＣＳ
レジスタ１０３周りの間欠障害である場合、一般的に１
ビットエラーは数百ｍｓ継続するので、上記１秒間の待
合せは、この間欠障害が直るまで１ビットエラー処理ル
ーチンの割出を抑止することにより、プログラム制御装
置の性能低下を防いでいる。

上記１秒間の待合わせが終了するとエラー制御部１１０
は割出抑止Ｆ／Ｆ　１０６をリセットして（ステップ１
９）、タイマ制御部１１１にタイマ起動指示をする（ス
テップ２０）６本タイマは１秒程でタイムアウトする様
に設定する。割出抑止Ｆ／Ｆ　１０６がリセットされる
と割込割出制御部１０５は、１ビットエラー回復ルーチ
ンを割出し書込み可能Ｆ／Ｆ　１０７をセットする（ス
テップ２１）。

次に第２次１ビットエラー処理を説明する。

第２次１ビットエラー処理は、第１次１ビットエラーを
起動した１ビットエラーが、ＣＳメモリ１０１への１回
の訂正書き込みで回復するようなソフトエラーではなく
、ＣＳメモリ１０１のハードウェア上の固定／間欠障害
によるものであるときに起動される。ＣＳメモリ１０１
の固定／間欠障害による１ビットエラーは第１次１ビッ
トエラー処理終了後１秒以内に再び検出されるはずであ
り、上記１ビットエラー検出がエラー制御部１１０に通
知されると（ステップ１３）、エラー制御部１１０はタ
イマを調べる（ステップ１４）。

そして、タイマが有効であることを確認すること割出抑
止Ｆ／Ｆ　１０６をセットする（ステップ２２）。次に
エラー制御部１１０はエラー情報生成部１０８からエラ
ー情報を採取する（ステップ２４）と共にエラー情報主
成部１０８内のカウント値を°゛Ｏ′°Ｏ′°クリアッ
プ２３）、カウント値をカウント値判別部１１２に送出
する。カウント値判別部１１２はカウント値を調べくス
テップ２５）、カウント値が１”ならば、第１次１ビッ
トエラー処理の訂正書き込みだけでは回復できなかった
ＣＳメモリ間欠障害による１ビットエラーと判断し、割
出抑止Ｆ／Ｆ　１０６をリセットして（ステップ２６）
第２次１ビットエラー処理を終了する。割出抑止Ｆ／Ｆ
　１０６がリセットされると、割込割出制御部１０５は
１ビットエラー回復ルーチンを割出し、書込み可能Ｆ／
Ｆ　１０７をセットする〈ステップ２７）。また、カウ
ント値が２以上ならばＣＳメモリ固定障害による１ビッ
トエラーと判断してくステップ２５）プログラム制御装
置をシステムから切離すくステップ２８）。

〔発明の効果〕

以上説明したように本発明は、プログラム制御装置にお
いて、Ｃ８１ビットエラーを検出したとき、−度訂正書
込みを行った後、一定時間内に再び１ビットエラーが発
生した場合、エラー発生回数を調べて、その値により上
記１ビットエラーの原因が固定障害か或は間欠障害かを
判別することにより、次の効果がある。

第１に、ソフトエラーのように一度の訂正書込みで回復
するエラーに対しては、常に訂正しか行わない方式で問
題となるプログラム装置の性能低下を防ぐことができる
。

第２に、ＣＳメモリの固定障害が発生したときに、常に
訂正書き込みを行う方式で問題となるプログラム装置の
性能低下を防ぐことができる。

第３に、従来技術では固定障害と数百ｍｓ間継続する間
欠障害とを識別することができなかった為、訂正できる
エラーは極力救済するという思想から、ＣＳメモリの固
定障害を起こしたプログラム制御装置でもシステムから
簡単に切離すことができなかったが、本発明により固定
障害に限ってシステムから切離すことができる。システ
ムから切離すことによる効果を入出力処理装置を例にあ
げて説明する。入出力処理装置の場合、データチエイン
処理に対して高い性能が要求されるので、ＣＳメモリの
固定障害により性能が低下するとデータオーバランが発
生しやすくなる。主記憶から入出力装置へのライト転送
中にデータオーバランが発生すると媒体へのデータ書込
みが中断される為に、ＣＰＵがその入出力回路（Ｉｌｏ
）をリトライする必要が生じ、システム全体の性能低下
につながる。また、データ書き込み中断が後にデータ化
けになる恐れもある。従って、２台以上の入出力処理装
置が構成されているシステムにおいて、入出力処理装置
のＣＳメモリに固定障害が発生したときには、その入出
力処理装置をシステムから切離した方が安全である。

１０１・・・ＣＳメモリ、１０２・・・アドレス制御部
、１０３・・・ＣＳレジスタ、１０４・・・エラー検出
及び訂正回路、１０５・・・割込割出制御部、１０６・
・・割出抑止Ｆ／Ｆ、１０７・・・書込可能Ｆ／Ｆ、１
０８・・・エラー情報生成部、１０９・・・通信制御部
、１１０・・・エラー制御部、１１１・・・タイマ制御
部、１１２・・・カウント値判別部、１１３・・・シス
テム構成制御部、１１４・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 マイクロ命令を構成するビットの中の１ビットが反転し
   たことを検出及び訂正できるエラー訂正コードを含む複
   数の前記マイクロ命令から成るマイクロプログラムによ
   る制御で作動し、該マイクロプログラムを格納するメモ
   リを有する情報処理装置において、 実行中のマイクロ命令の１ビットエラーを検出および訂
   正する手段と、エラー訂正したマイクロ命令で前記メモ
   リ中のマイクロ命令を書き替える書き込み手段と、１ビ
   ットエラーの発生回数をカウントし、その結果を保持す
   るエラー情報生成手段と、一定時間経過したときタイム
   アウトするタイマ手段と、前記書き込み手段を有効或い
   は無効にする書き込み制御手段と、前記エラー情報生成
   手段を有効或いは無効にするエラー処理制御手段とを具
   備し、前記１ビットエラーを検出したとき前記書込み手
   段と前記エラー情報生成手段とを無効にし、一定時間経
   過した後で再び前記書込み手段と前記エラー情報生成手
   段を有効にして成ることを特徴とする制御記憶１ビット
   エラー処理方式。