JPH06149602A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH06149602A JPH06149602A JP4301053A JP30105392A JPH06149602A JP H06149602 A JPH06149602 A JP H06149602A JP 4301053 A JP4301053 A JP 4301053A JP 30105392 A JP30105392 A JP 30105392A JP H06149602 A JPH06149602 A JP H06149602A
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- JP
- Japan
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- arithmetic
- correction
- processing unit
- arithmetic processing
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Abstract
(57)【要約】
【目的】マイクロ命令の特定の処理実行中にのみ１ビッ
トエラーの訂正処理が正常に実行されない場合があって
も誤った演算を防止することが可能な演算処理装置を提
供すること。 【構成】制御記憶１０から読み出したマイクロ命令に１
ビットエラーを検出したとき、訂正するか、訂正せずに
演算処理装置全体を停止するかのモード設定をマイクロ
命令で設定し、演算開始信号で設定したモードをリセッ
トするモード指示Ｆ／Ｆ２０を設け、１ビットエラー訂
正動作に問題を起すようなステップでは、１ビットエラ
ー訂正を行わず演算処理装置を停止してしまい、１ビッ
トエラー訂正動作に問題を起さないようなステップで１
ビットエラーが検出されると、通常通り１ビットエラー
を自動訂正する。
トエラーの訂正処理が正常に実行されない場合があって
も誤った演算を防止することが可能な演算処理装置を提
供すること。 【構成】制御記憶１０から読み出したマイクロ命令に１
ビットエラーを検出したとき、訂正するか、訂正せずに
演算処理装置全体を停止するかのモード設定をマイクロ
命令で設定し、演算開始信号で設定したモードをリセッ
トするモード指示Ｆ／Ｆ２０を設け、１ビットエラー訂
正動作に問題を起すようなステップでは、１ビットエラ
ー訂正を行わず演算処理装置を停止してしまい、１ビッ
トエラー訂正動作に問題を起さないようなステップで１
ビットエラーが検出されると、通常通り１ビットエラー
を自動訂正する。
Description
【０００１】
【産業上の利用分野】本発明は演算処理装置に関し、特
に制御記憶から読み出したマイクロ命令の制御で演算を
実行する演算処理装置に関する。
に制御記憶から読み出したマイクロ命令の制御で演算を
実行する演算処理装置に関する。
【０００２】
【従来の技術】従来の演算処理装置は、情報処理装置の
信頼性向上のため、通常、命令の処理実行中に制御記憶
から読み出したマイクロ命令に１ビットエラーを検出す
ると、マイクロ命令の自動訂正を行う。この自動訂正動
作は、演算装置の処理を一時的に停止させ、この間にＥ
ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）
によってマイクロ命令の１ビットエラーを訂正する機能
を持っている。この従来の演算処理装置は、図２のブロ
ック図に示すように、制御記憶３０がマイクロプログラ
ムを格納するメモリで、制御記憶３０から読み出したマ
イクロ命令が、１ビットエラーを含んでいると、１ビッ
トエラー検出・訂正回路３６が１ビットエラーを訂正
し、この訂正済みのマイクロ命令を、信号線３００を経
由して制御記憶３０に書き込む。
信頼性向上のため、通常、命令の処理実行中に制御記憶
から読み出したマイクロ命令に１ビットエラーを検出す
ると、マイクロ命令の自動訂正を行う。この自動訂正動
作は、演算装置の処理を一時的に停止させ、この間にＥ
ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）
によってマイクロ命令の１ビットエラーを訂正する機能
を持っている。この従来の演算処理装置は、図２のブロ
ック図に示すように、制御記憶３０がマイクロプログラ
ムを格納するメモリで、制御記憶３０から読み出したマ
イクロ命令が、１ビットエラーを含んでいると、１ビッ
トエラー検出・訂正回路３６が１ビットエラーを訂正
し、この訂正済みのマイクロ命令を、信号線３００を経
由して制御記憶３０に書き込む。
【０００３】各部のそれぞれの機能について以下に述べ
る。アドレスレジスタ３１は、次サイクルに制御記憶３
０から読み出すマイクロ命令のアドレスを保持するレジ
スタである。アドレスレジスタ３２は、制御記憶３０か
ら読み出され、読み出しレジスタ３４に格納されたマイ
クロ命令のアドレスを格納するレジスタである。アドレ
スレジスタ３１およびアドレスレジスタ３２は、１ビッ
トエラー検出信号線３０１が“１”の時ホールドする。
セレクタ３３は、通常はアドレスレジスタ３１を選択
し、１ビットエラー訂正時は該当のエラーがあったマイ
クロ命令のアドレスを格納しているアドレスレジスタ３
２を選択する。セレクタ３５は、通常は制御記憶３０か
ら読み出したマイクロ命令を選択し、１ビットエラー訂
正時は１ビットエラー検出・訂正回路３６が信号線３０
０を経由して出力する１ビットエラー訂正後のマイクロ
命令を選択する。読み出しレジスタ３４は、セレクタ３
５が選択したマイクロ命令を格納するレジスタである。
１ビットエラー検出・訂正回路３６は、読み出しレジス
タ３４に格納したマイクロ命令に１ビットエラーがある
か否かをチェックし、１ビットエラーを検出するとアド
レスレジスタ３１，アドレスレジスタ３２をホールドす
るための信号を送出し、１ビットエラーを含むマイクロ
命令からＥＣＣコードに従ってシンドロームを生成し、
これを用いて１ビットエラーを訂正する。１ビットエラ
ー検出信号線３０１は、１ビットエラー検出・訂正回路
３６が１ビットエラーを検出すると“１”となる。１ビ
ットエラー訂正信号線３０２は、１ビットエラー検出・
訂正回路３６が１ビットエラーを含むマイクロ命令を訂
正し、制御記憶３０および読み出しレジスタ３４へマイ
クロ命令を書き込むサイクルだけ“１”となる。この時
１ビットエラー検出信号線３０１はリセットされ“０”
となる。演算装置３７は、加算，減算などの演算を行う
装置であり、読み出しレジスタ３４に格納したマイクロ
命令によって、演算動作の制御を受ける。読み出しレジ
スタ３４に格納したマイクロ命令に１ビットエラーが存
在すると、１ビットエラー検出信号線３０１が“１”の
ため演算装置３７は一時的に停止し、訂正したマイクロ
命令を読み出しレジスタ３４に格納すると、次サイクル
から演算装置３７は、演算動作を再開する。
る。アドレスレジスタ３１は、次サイクルに制御記憶３
０から読み出すマイクロ命令のアドレスを保持するレジ
スタである。アドレスレジスタ３２は、制御記憶３０か
ら読み出され、読み出しレジスタ３４に格納されたマイ
クロ命令のアドレスを格納するレジスタである。アドレ
スレジスタ３１およびアドレスレジスタ３２は、１ビッ
トエラー検出信号線３０１が“１”の時ホールドする。
セレクタ３３は、通常はアドレスレジスタ３１を選択
し、１ビットエラー訂正時は該当のエラーがあったマイ
クロ命令のアドレスを格納しているアドレスレジスタ３
２を選択する。セレクタ３５は、通常は制御記憶３０か
ら読み出したマイクロ命令を選択し、１ビットエラー訂
正時は１ビットエラー検出・訂正回路３６が信号線３０
０を経由して出力する１ビットエラー訂正後のマイクロ
命令を選択する。読み出しレジスタ３４は、セレクタ３
５が選択したマイクロ命令を格納するレジスタである。
１ビットエラー検出・訂正回路３６は、読み出しレジス
タ３４に格納したマイクロ命令に１ビットエラーがある
か否かをチェックし、１ビットエラーを検出するとアド
レスレジスタ３１，アドレスレジスタ３２をホールドす
るための信号を送出し、１ビットエラーを含むマイクロ
命令からＥＣＣコードに従ってシンドロームを生成し、
これを用いて１ビットエラーを訂正する。１ビットエラ
ー検出信号線３０１は、１ビットエラー検出・訂正回路
３６が１ビットエラーを検出すると“１”となる。１ビ
ットエラー訂正信号線３０２は、１ビットエラー検出・
訂正回路３６が１ビットエラーを含むマイクロ命令を訂
正し、制御記憶３０および読み出しレジスタ３４へマイ
クロ命令を書き込むサイクルだけ“１”となる。この時
１ビットエラー検出信号線３０１はリセットされ“０”
となる。演算装置３７は、加算，減算などの演算を行う
装置であり、読み出しレジスタ３４に格納したマイクロ
命令によって、演算動作の制御を受ける。読み出しレジ
スタ３４に格納したマイクロ命令に１ビットエラーが存
在すると、１ビットエラー検出信号線３０１が“１”の
ため演算装置３７は一時的に停止し、訂正したマイクロ
命令を読み出しレジスタ３４に格納すると、次サイクル
から演算装置３７は、演算動作を再開する。
【０００４】以上説明したように、従来の演算処理装置
は、マイクロ命令の１ビットエラーの自動訂正処理を行
うことができるが、マイクロ命令の特定の処理実行中に
のみ１ビットエラーの訂正処理が正常に実行されない場
合、読み出しレジスタ３４に読み出された特定のマイク
ロ命令に１ビットエラーが存在すると１ビットエラー検
出・訂正回路３６が自動訂正を行うが、１ビットエラー
訂正が正常に実行されていないため本来実行すべき演算
を行わず、誤った演算を行うことになる。
は、マイクロ命令の１ビットエラーの自動訂正処理を行
うことができるが、マイクロ命令の特定の処理実行中に
のみ１ビットエラーの訂正処理が正常に実行されない場
合、読み出しレジスタ３４に読み出された特定のマイク
ロ命令に１ビットエラーが存在すると１ビットエラー検
出・訂正回路３６が自動訂正を行うが、１ビットエラー
訂正が正常に実行されていないため本来実行すべき演算
を行わず、誤った演算を行うことになる。
【０００５】
【発明が解決しようとする課題】上述した従来の演算処
理装置は、マイクロ命令の特定の処理実行中にのみ１ビ
ットエラーの訂正処理が正常に実行されない場合、読み
出しレジスタに読み出された特定のマイクロ命令に１ビ
ットエラーが存在すると自動訂正を行うが、１ビットエ
ラー訂正が正常に実行されていないため本来実行すべき
演算を行わず、誤った演算を行うという問題点がある。
理装置は、マイクロ命令の特定の処理実行中にのみ１ビ
ットエラーの訂正処理が正常に実行されない場合、読み
出しレジスタに読み出された特定のマイクロ命令に１ビ
ットエラーが存在すると自動訂正を行うが、１ビットエ
ラー訂正が正常に実行されていないため本来実行すべき
演算を行わず、誤った演算を行うという問題点がある。
【０００６】本発明の目的は、マイクロ命令の特定の処
理実行中にのみ１ビットエラーの訂正処理が正常に実行
されない場合があっても誤った演算を防止することが可
能な演算処理装置を提供することにある。
理実行中にのみ１ビットエラーの訂正処理が正常に実行
されない場合があっても誤った演算を防止することが可
能な演算処理装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の演算処理装置
は、マイクロ命令を記憶する制御記憶と、この制御記憶
から読み出したマイクロ命令の訂正可能エラーを検出し
て訂正するエラー検出・訂正手段と、前記制御記憶から
読み出したマイクロ命令の制御で演算を実行する演算装
置とを含む演算処理装置において、前記制御記憶から読
み出したマイクロ命令によって訂正抑止モードを設定す
るモード指示手段と、前記エラー検出・訂正手段の訂正
可能エラー検出時に前記訂正抑止モードが設定されてい
る場合には装置全体の動作を停止させる停止手段とを備
える構成である。
は、マイクロ命令を記憶する制御記憶と、この制御記憶
から読み出したマイクロ命令の訂正可能エラーを検出し
て訂正するエラー検出・訂正手段と、前記制御記憶から
読み出したマイクロ命令の制御で演算を実行する演算装
置とを含む演算処理装置において、前記制御記憶から読
み出したマイクロ命令によって訂正抑止モードを設定す
るモード指示手段と、前記エラー検出・訂正手段の訂正
可能エラー検出時に前記訂正抑止モードが設定されてい
る場合には装置全体の動作を停止させる停止手段とを備
える構成である。
【０００８】本発明の演算処理装置は、演算装置の演算
開始タイミングを指示する演算開始信号を発行する演算
開始信号発行手段を設け、モード指示手段は前記演算開
始信号を受信すると、エラー検出・訂正手段の訂正可能
エラー検出時に装置全体の動作を停止させる訂正抑止モ
ードの設定を解除してもよい。
開始タイミングを指示する演算開始信号を発行する演算
開始信号発行手段を設け、モード指示手段は前記演算開
始信号を受信すると、エラー検出・訂正手段の訂正可能
エラー検出時に装置全体の動作を停止させる訂正抑止モ
ードの設定を解除してもよい。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例のブロック図であ
る。
る。
【００１１】図中の制御記憶１０、アドレスレジスタ１
１、アドレスレジスタ１２、セレクタ１３、読み出しレ
ジスタ１４、セレクタ１５、１ビットエラー検出・訂正
回路１６、演算装置１７、信号線１００、１ビットエラ
ー検出信号線１０１、１ビットエラー訂正信号線１０２
は、各々従来の技術の項で説明した、制御記憶３０、ア
ドレスレジスタ３１、アドレスレジスタ３２、セレクタ
３３、読み出しレジスタ３４、セレクタ３５、１ビット
エラー検出・訂正回路３６、演算装置３７、信号線３０
０、１ビットエラー検出信号線３０１、１ビットエラー
訂正信号線３０２と同じ機能を有しているので説明を省
略する。
１、アドレスレジスタ１２、セレクタ１３、読み出しレ
ジスタ１４、セレクタ１５、１ビットエラー検出・訂正
回路１６、演算装置１７、信号線１００、１ビットエラ
ー検出信号線１０１、１ビットエラー訂正信号線１０２
は、各々従来の技術の項で説明した、制御記憶３０、ア
ドレスレジスタ３１、アドレスレジスタ３２、セレクタ
３３、読み出しレジスタ３４、セレクタ３５、１ビット
エラー検出・訂正回路３６、演算装置３７、信号線３０
０、１ビットエラー検出信号線３０１、１ビットエラー
訂正信号線３０２と同じ機能を有しているので説明を省
略する。
【００１２】演算処理装置停止Ｆ／Ｆ１８は、マイクロ
命令の特定の処理実行中に１ビットエラー検出・訂正回
路１６が１ビットエラーを検出すると、処理停止信号線
１０３を“１”にして演算処理装置全体の動作を停止さ
せる。演算開始信号発生回路１９は、演算装置１７の処
理開始に必要なデータがすべて揃い、演算開始が可能に
なると“１”を送出する。モード指示Ｆ／Ｆ２０は、マ
イクロ命令によって１ビットエラー訂正をするか、１ビ
ットエラーを訂正せずに演算処理装置全体を停止させる
かのいずれかのモードを設定する。１ビットエラー検出
時にモード指示Ｆ／Ｆ２０の出力が“１”ならば、１ビ
ットエラー訂正を行わずに演算処理装置を停止させ、
“０”ならば、マイクロ命令の１ビットエラーの訂正を
行う。又、一般に１ビットエラー訂正で問題を起こすよ
うなマイクロ命令のステップは、命令間にまたがって存
在することはない。このためモード指示Ｆ／Ｆ２０をリ
セットするステップを不要とし、演算開始信号でモード
指示Ｆ／Ｆ２０をリセットすることも可能である。すな
わち演算開始信号発生回路１９から“１”を送出する
と、モード指示Ｆ／Ｆ２０は、リセットされ“０”にな
る。マイクロ命令によりモード指示Ｆ／Ｆ２０に“１”
がセットされ、１ビットエラー検出・訂正回路１６が、
読み出しレジスタ１４から読み出したマイクロ命令に１
ビットエラーを検出すると、１ビットエラー検出信号線
１０１は、“１”となる。演算処理装置停止レジスタ１
８は、１ビットエラー検出信号線１０１とモード指示Ｆ
／Ｆ２０の出力の論理積により“１”をセットされる。
処理停止信号線１０３は、“１”となり演算処理装置全
体を停止させる。
命令の特定の処理実行中に１ビットエラー検出・訂正回
路１６が１ビットエラーを検出すると、処理停止信号線
１０３を“１”にして演算処理装置全体の動作を停止さ
せる。演算開始信号発生回路１９は、演算装置１７の処
理開始に必要なデータがすべて揃い、演算開始が可能に
なると“１”を送出する。モード指示Ｆ／Ｆ２０は、マ
イクロ命令によって１ビットエラー訂正をするか、１ビ
ットエラーを訂正せずに演算処理装置全体を停止させる
かのいずれかのモードを設定する。１ビットエラー検出
時にモード指示Ｆ／Ｆ２０の出力が“１”ならば、１ビ
ットエラー訂正を行わずに演算処理装置を停止させ、
“０”ならば、マイクロ命令の１ビットエラーの訂正を
行う。又、一般に１ビットエラー訂正で問題を起こすよ
うなマイクロ命令のステップは、命令間にまたがって存
在することはない。このためモード指示Ｆ／Ｆ２０をリ
セットするステップを不要とし、演算開始信号でモード
指示Ｆ／Ｆ２０をリセットすることも可能である。すな
わち演算開始信号発生回路１９から“１”を送出する
と、モード指示Ｆ／Ｆ２０は、リセットされ“０”にな
る。マイクロ命令によりモード指示Ｆ／Ｆ２０に“１”
がセットされ、１ビットエラー検出・訂正回路１６が、
読み出しレジスタ１４から読み出したマイクロ命令に１
ビットエラーを検出すると、１ビットエラー検出信号線
１０１は、“１”となる。演算処理装置停止レジスタ１
８は、１ビットエラー検出信号線１０１とモード指示Ｆ
／Ｆ２０の出力の論理積により“１”をセットされる。
処理停止信号線１０３は、“１”となり演算処理装置全
体を停止させる。
【００１３】又、マイクロ命令によりモード指示Ｆ／Ｆ
２０に“１”をセットしても演算開始信号発生回路１９
が“１”を送出すると、モード指示Ｆ／Ｆ２０はリセッ
トされ“０”となる。このとき１ビットエラー検出・訂
正回路１６が読み出しレジスタ１４から読み出したマイ
クロ命令に１ビットエラーを検出しても、演算処理装置
停止レジスタ１８には、１ビットエラー検出信号線１０
１とモード指示Ｆ／Ｆ２０の出力の論理積により“０”
がセットされる。このため、演算処理装置停止Ｆ／Ｆ１
８の出力により演算処理装置全体を停止すること無く、
１ビットエラー検出・訂正回路１６により１ビットエラ
ーを訂正し、アドレスレジスタ１２の出力から１ビット
エラーを訂正したマイクロ命令を、信号線１００を経由
して制御記憶１０に書き込むのと同時に読み出しレジス
タ１４にも書き込む。次に、演算装置１７は、訂正した
マイクロ命令を読み出しレジスタ１４から読み出し、演
算処理を再開する。同様にマイクロ命令によりモード指
示Ｆ／Ｆ２０に“０”がセットされれば、１ビットエラ
ー検出・訂正回路１６が読みだしレジスタ１４から読み
出されたマイクロ命令に１ビットエラーを検出しても、
演算処理装置全体を停止することなく１ビットエラーを
訂正し演算を再開する。
２０に“１”をセットしても演算開始信号発生回路１９
が“１”を送出すると、モード指示Ｆ／Ｆ２０はリセッ
トされ“０”となる。このとき１ビットエラー検出・訂
正回路１６が読み出しレジスタ１４から読み出したマイ
クロ命令に１ビットエラーを検出しても、演算処理装置
停止レジスタ１８には、１ビットエラー検出信号線１０
１とモード指示Ｆ／Ｆ２０の出力の論理積により“０”
がセットされる。このため、演算処理装置停止Ｆ／Ｆ１
８の出力により演算処理装置全体を停止すること無く、
１ビットエラー検出・訂正回路１６により１ビットエラ
ーを訂正し、アドレスレジスタ１２の出力から１ビット
エラーを訂正したマイクロ命令を、信号線１００を経由
して制御記憶１０に書き込むのと同時に読み出しレジス
タ１４にも書き込む。次に、演算装置１７は、訂正した
マイクロ命令を読み出しレジスタ１４から読み出し、演
算処理を再開する。同様にマイクロ命令によりモード指
示Ｆ／Ｆ２０に“０”がセットされれば、１ビットエラ
ー検出・訂正回路１６が読みだしレジスタ１４から読み
出されたマイクロ命令に１ビットエラーを検出しても、
演算処理装置全体を停止することなく１ビットエラーを
訂正し演算を再開する。
【００１４】
【発明の効果】以上説明したように、本発明は、読み出
したマイクロ命令に１ビットエラーを検出したとき１ビ
ットエラーを訂正するか、訂正せずに演算処理装置全体
を停止するかのモードをマイクロ命令で設定し、演算開
始信号によりモードをリセットする機能を持つことによ
り、１ビットエラー訂正動作に問題を起こすようなステ
ップでは１ビットエラー訂正による誤った演算結果が生
成され、それが他の演算に使用される前に演算処理装置
を停止してしまうことで、どのステップで誤った演算結
果が生成されたのか解析を可能とするという効果があ
り、１ビットエラー訂正動作に問題を起こさないステッ
プでは通常どうり１ビットエラーを自動訂正することに
より演算処理装置の停止を防ぎ演算処理を継続できると
いう効果があり、１ビットエラー訂正で問題を起こすよ
うなマイクロ命令のステップは一般に命令間にまたがっ
て存在することはないので演算開始信号でモードＦ／Ｆ
をリセットすることによりモードをリセットするステッ
プを不要とすることも可能となるという効果もある。
したマイクロ命令に１ビットエラーを検出したとき１ビ
ットエラーを訂正するか、訂正せずに演算処理装置全体
を停止するかのモードをマイクロ命令で設定し、演算開
始信号によりモードをリセットする機能を持つことによ
り、１ビットエラー訂正動作に問題を起こすようなステ
ップでは１ビットエラー訂正による誤った演算結果が生
成され、それが他の演算に使用される前に演算処理装置
を停止してしまうことで、どのステップで誤った演算結
果が生成されたのか解析を可能とするという効果があ
り、１ビットエラー訂正動作に問題を起こさないステッ
プでは通常どうり１ビットエラーを自動訂正することに
より演算処理装置の停止を防ぎ演算処理を継続できると
いう効果があり、１ビットエラー訂正で問題を起こすよ
うなマイクロ命令のステップは一般に命令間にまたがっ
て存在することはないので演算開始信号でモードＦ／Ｆ
をリセットすることによりモードをリセットするステッ
プを不要とすることも可能となるという効果もある。
【図１】本発明の一実施例のブロック図である。
【図２】従来の演算処理装置のブロック図である。
１０ 制御記憶 １１，１２ アドレスレジスタ １３，１５ セレクタ １４ 読み出しレジスタ １６ １ビットエラー検出・訂正回路 １７ 演算装置 １８ 演算処理装置停止Ｆ／Ｆ １９ 演算開始信号発生回路 ２０ モード指示Ｆ／Ｆ １００ 信号線 １０１ １ビットエラー検出信号線 １０２ １ビットエラー訂正信号線
Claims (2)
- 【請求項１】 マイクロ命令を記憶する制御記憶と、こ
の制御記憶から読み出したマイクロ命令の訂正可能エラ
ーを検出して訂正するエラー検出・訂正手段と、前記制
御記憶から読み出したマイクロ命令の制御で演算を実行
する演算装置とを含む演算処理装置において、前記制御
記憶から読み出したマイクロ命令によって訂正抑止モー
ドを設定するモード指示手段と、前記エラー検出・訂正
手段の訂正可能エラー検出時に前記訂正抑止モードが設
定されている場合には装置全体の動作を停止させる停止
手段とを備えることを特徴とする演算処理装置。 - 【請求項２】 請求項１の演算処理装置において、演算
装置の演算開始タイミングを指示する演算開始信号を発
行する演算開始信号発行手段を設け、モード指示手段は
前記演算開始信号を受信すると、エラー検出・訂正手段
の訂正可能エラー検出時に装置全体の動作を停止させる
訂正抑止モードの設定を解除することを特徴とする演算
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301053A JPH06149602A (ja) | 1992-11-11 | 1992-11-11 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301053A JPH06149602A (ja) | 1992-11-11 | 1992-11-11 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149602A true JPH06149602A (ja) | 1994-05-31 |
Family
ID=17892296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301053A Withdrawn JPH06149602A (ja) | 1992-11-11 | 1992-11-11 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149602A (ja) |
-
1992
- 1992-11-11 JP JP4301053A patent/JPH06149602A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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