JPS593784B2 - マイクロプログラム制御デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプログラム制御データ処理装置、特
にエラー訂正コードを附加したマイクロ命令を格納して
いる制御記憶装置からマイクロ命令を読出して実行する
に当つて、エラー発生のない場合にはエラー訂正処理を
行なうまでもなく処理実行に入り、エラー発生の場合に
のみエラー訂正されたマイクロ命令と解読させて処理実
行に入るよう構成し、エラー訂正例えばをビット隣接エ
ラー訂正処理を行なう場合でもエラー発生のない場合に
おける処理の遅れをなくするようにしたマイクロプログ
ラム制御データ処理装置に関するものである。

最近、マイクロ命令が格納される制御記憶装置に対して
もエラー訂正コードを附加することが行なわれており、
をビット隣接エラー訂正コードを用いてをビット・エラ
ーをも訂正することが考慮されている。

しかし、該をビット・エラー訂正を行なわせようとする
場合、エラー訂正処理に時間を要し、エラー発生のない
状態においても処理に遅れを生じる。本発明は、上記の
点を解決することを目的としており、エラー発生の有無
を判定するだけの場合には時間遅れが殆どないことに注
目し、エラー発生のない状態においては上記をビット・
エラー訂正機能をもうけたことによる時間遅れをなくし
、またエラー発生時にも高々ｌｔの時間遅れをもつて処
理実行に入り得るようにすることを目的としている。

そしてそのため、本発明のマイクロプログラム制御デー
タ処理装置は、エラー訂正コードを附加したマイクロ命
令が格納されている制御記憶装置、当該制御記憶装置を
アクセスするアドレス・レジスタ、上記制御記憶装置か
ら読出されたマイクロ命令をセツトする命令レジスタ、
該命令レジスタの内容を解読して当該内容に対応した処
理を実行させるべく制御信号を発するデコーダ、上記制
御記憶装置から読出されたマイクロ命令についてエラー
発生状態を検出するエラー検出回路、および該エラー検
出回路からの信号に応じて上記読出されたマイクロ命令
中のエラーを訂正しかつ上記命令レジスタに対して訂正
されたマイクロ命令をセツトするエラー訂正回路をそな
え、上記制御回路から読出されたマイクロ命令中のエラ
ー訂正を行なつて制御を行なうマイクロプログラム制御
データ処理装置において、上記エラー検出回路によつて
エラーを検出したことを表示しかつ直前のマイクロ命令
による処理実行サイクルの終りを指示するエンド信号の
発生タイミングを制御するエラー発生表示部をもうける
と共に、上記制御記憶装置から読出されたマイクロ命令
をエラー訂正することなく上記命令レジスタにセツトし
た上で上記テコーダによる解読処理を開始するよう構成
してなり、上記エラー発生表示部によるエラー表示が行
なわれた場合に上記エラー訂正回路によつて訂正された
マイクロ命令が上記デコーダによつて解読されるタイミ
ング以降のタイミングにおいて上記エンド信号を発生す
るようにしたことを特徴としている。以下、図面を参照
しつつ説明する。第１図は本発明の１実施例構成を示し
、第２図は直前の命令が２ｔ命令であつた場合において
読出された命令にエラーが存在しない状態の１実施例タ
イム・チヤート、第３図は第２図と同じ条件の下で読出
された命令にエラーが存在した状態の１実施例タイム・
チヤート、第４図は直前の命令が３ｔ命令であつた場合
において読出された命令にエラーが存在しない状態の１
実施例タイム・チヤート、第５図は第４図と同じ条件の
下で読出された命令にエラーが存在した状態の１実施例
タイム・チヤートを示す。第１図において、１は制御記
憶装置であつてエラー訂正コードを附加されたマイクロ
命令が格納されているもの、２はアドレス・レジスタ、
３は制御記憶データ・レジスタ、４はエラー検出回路、
５はエラー訂正回路、６はマイクロ命令レジスタ、７は
デコーダ、８は命令制御部、９はエラー発生表示１ビツ
ト・レジスタ、１０は処理同期化部、１１はアドレス・
レジスタ・コピー・レジスタ、１２は実行アドレス保持
レジスタを表わしている。

制御記憶装置１からのマイクロ命令の読出しに当つては
、周知の如くアドレス・レジスタ２の内容にもとづいて
制御記憶装置１をアクセスすることによつて行なわれる
。そして読出されたマイク口命令は命令レジスタ６にセ
ツトされ、デコーダ７によつて解読されて、当該命令に
対応した制御を行なわせるべく制御信号を発することは
言うまでもない。以下第２図および第３図を参照して、
直前の命令が２ｔ命令であつた場合の本発明による動作
を説明する。

（１）第２図はエラーが存在しなかつた場合を表わして
おり、今タイミングＴ１においてアドレス・レジスタ２
にアドレス情報Ａがセツトされたとする。

（２）これによつて、制御記憶装置１がアクセスされ、
タイミングＴ３においてデータ・レジスタ３に命令がセ
ツトされる。

このタイミングにおいて、コピー・レジスタ１１に上記
アドレス情報Ａがコピーされる。（３）タイミングＴ４
において、命令レジスタ６に命令が転送され、デコーダ
７はそれを解読し始める。

第２図においては図示を省略したが、エラー検出回路４
はタイミングＴ３においてレジスタ３の内容中のエラー
の有無について少なくとも判定し、レジスタ３の内容が
そのままレジスタ６にセツトされるようにする。

（４）第２図図示の場合、エラーが存在しないことから
、レジスタ９がセツトされず、直前の命令（即ち番地（
Ａ−１）の命令）の実行が終了するタイミングＴ４にお
いて第１図図示の処理同期化部１０がマイクロ命令エン
ド（番地（Ａ一１）の）を発する。

（５）そしてタイミングＴ５においてデコード・エンド
（ＤＥＣＥＮＤ）信号が発せられ、番地Ａの命令につい
ての実行サイクルに入る。

この場合には、エラー検出回路４やエラー訂正回路５が
存在することによる時間遅れは全くない。（６）上記の
間、アドレス情報Ａは、タイミングＴ５において、コピ
ー・レジスタ１１から実行アドレス保持レジスタ１２に
転送される。

（７）第３図はエラーが存在していた場合を表わしてお
り、タイミングＴ３においてエラー検出回路４が少なく
ともエラーの有無を判定して、タイミングＴ４において
１ビツト・レジスタ９をセツトする。

（８）この結果処理同期化部１０は上記マイクロ命令エ
ンド信号の発生を１ｔだけ遅らせ、タイミングＴ６にお
いてデコード・エンド信号を発する。

（９）この間、命令レジスタ６には改めてエラー訂正回
路５によつて訂正された正しいマイクロ命令がタイミン
グＴ５においてセツトされ、デコーダ７による解読が行
なわれて、タイミングＴ６から実行に入る。

ＡＯ）即ちこの間即ち１ｔの間、エラー訂正のために待
たされることとなる。

第４図および第５図は、直前の命令が３ｔ命令であつた
場合の本発明による動作を表わしている。

００第４図はエラーが存在しなかつた場合を表わしてお
り、タイミングＴ５においてデータ・レジスタ３の内容
が命令レジスタ６にセツトされる。

この場合も図示を省略しているが、第５図を参照すると
判る如くタイミングＴ３においてエラー検出回路４は少
なくともエラーの有無について判定している。ａ？ 第
４図図示の場合には、エラーが存在してなく、タイミン
グＴ，において、第１図図示の処理同期化部１０がマイ
クロ命令エンド信号を発し、タイミングＴ６においてデ
コード・エンド信号を発して番地Ａの命令の実行に入る
。

（自）第５図はエラーが存在していた場合を表わしてお
り、タイミングＴ３においてエラー検出回路４がエラー
有を検出し、タイミングＴ４において１ビツト・レジス
タ９をセツトする。

（自）エラー訂正回路５によるエラー訂正動作はタイミ
ングＴ４において開始され、第４図図示の場合と同じタ
イミングＴ５において正しく訂正されたマイクロ命令が
命令レジスタ６にセツトされる。

そしてデコーダ７が解読を行なう。（自）第１図図示の
処理同期化部１０は、１ビツト・レジスタ９がセツトさ
れていることを知つているが、直前の命令が３ｔ命令で
あり、レジスタ９がセツトされて後に１ｔ経過している
ことから、直前の命令の実行サイクルが終了するタイミ
ングＴ５においてマイクロ命令エンド信号を発し、タイ
ミングＴ６においてデコード・エンド信号を発すること
となる。即ち、タイミングＴ６から番地Ａの命令の実行
に入る。第５図図示の場合即ち直前の命令が３ｔ以上の
命令である場合には、第４図と比較すると判る如くエラ
ー訂正による時間遅れは全く生じない。

以上説明した如く、本発明によれば、エラー検出回路に
よるエラー有無の判定のみについては時間遅れを生じな
いことを利用し、かつデータ・レジスタ３から命令レジ
スタ６へのセツトに１ｔを要することを利用して、エラ
ー訂正による時間遅れを１ｔ以内に抑えることができた
。

【図面の簡単な説明】

第１図は本発明の１実施例構成を示し、第２図は直前の
命令が２ｔ命令であつた場合において読出された命令に
エラーが存在しない状態の１実施例タイム・チヤート、
第３図は第２図と同じ条件の下で読出された命令にエラ
ーが存在した状態の１実施例タイム・チヤート、第４図
は直前の命令が３ｔ命令であつた場合において読出され
た命令にエラーが存在しない状態の１実施例タイム・チ
ヤート、第５図は第４図と同じ条件の下で読出された命
令にエラーが存在した状態の１実施例タイム・チヤート
を示す。 図中、１は制御記憶装置、２はアドレス・レジスタ、３
は制御記憶データ・レジスタ、４はエラー検出回路、５
はエラー訂正回路、６はマイクロ命令レジスタ、７はデ
コーダ、８は命令制御部、９はエラー発生表示１ビツト
・レジスタ、１０は処理同期化部、１１はアドレス・レ
ジスタ・コピー・レジスタ、１２は実行アドレス保持レ
ジスタを表わしている。

Claims (1)

【特許請求の範囲】
1. １ エラー訂正コードを附加したマイクロ命令が格納さ
   れている制御記憶装置、当該制御記憶装置をアクセスす
   るアドレス・レジスタ、上記制御記憶装置から読出され
   たマイクロ命令をセットする命令レジスタ、該命令レジ
   スタの内容を解読して当該内容に対応した処理を実行さ
   せるべく制御信号を発するデコーダ、上記制御記憶装置
   から読出されたマイクロ命令についてエラー発生状態を
   検出するエラー検出回路、および該エラー検出回路から
   の信号に応じて上記読出されたマイクロ命令中のエラー
   を訂正しかつ上記命令レジスタに対して訂正されたマイ
   クロ命令をセットするエラー訂正回路をそなえ、上記制
   御回路から読出されたマイクロ命令中のエラー訂正を行
   なつて制御を行なうマイクロプログラム制御データ処理
   装置において、上記エラー検出回路によつてエラーを検
   出したことを表示しかつ直前のマイクロ命令による処理
   実行サイクルの終りを指示するエンド信号の発生タイミ
   ングを制御するエラー発生表示部をもうけると共に、上
   記制御記憶装置から読出されたマイクロ命令をエラー訂
   正することなく上記命令レジスタにセットした上で上記
   デコーダによる解読処理を開始するよう構成してなり、
   上記エラー発生表示部によるエラー表示が行なわれた場
   合に上記エラー訂正回路によつて訂正されたマイクロ命
   令が上記デコーダによつて解読されるタイミング以降の
   タイミングにおいて上記エンド信号を発生するようにし
   たことを特徴とするマイクロプログラム制御データ処理
   装置。