JPS61290543A

JPS61290543A - エラ−発生装置

Info

Publication number: JPS61290543A
Application number: JP60133860A
Authority: JP
Inventors: Sachihiro Iga; 祥博伊賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-06-19
Filing date: 1985-06-19
Publication date: 1986-12-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概　要］マイクロプログラム制御のデータ処理装置において、マ
イクロプログラムを取り出すための制御記憶アドレスと
、予め設定したエラー発生開始制御記憶アドレスと一致
した時点でエラー発生を開始し、予め設定したエラー発
生終了制御記憶アドレスと一致した時点で終了するよう
制御することによって、データ処理装置の処理の実行と
同期して任意の場所でエラーを発生できるように構成し
たちのｔ、これにより診断および試験を効率化すること
ができる。

［産業上の利用分野］本発明は、マイクロプログラム制御のデータ処理装置に
係わり、さらに特定すれば、マイクロプログラム制御の
データ処理装置の試験のため、擬似エラーを発生させる
装置に関するものである。

［従来の技術］マイクロプログラム制御のデータ処理装置におけるマイ
クロプログラム取り出し部分は、一般に第４図に示すよ
うに構成されている。

命令デコーダにおいてマクロ命令を解析して、このマク
ロ命令を実行するためのマイクロプログラムを、制御記
憶（以下Ｃ８と略称す）から取り出すＣＳアドレスを、
つぎつぎとＣＳアドレス・レジスタにセットし、マイク
ロ命令を読み出す。

読み出したマイクロ命令は、誤り検出・訂正回路にて検
査され、エラーがあっても、１ビツトのエラーであれば
訂正されて、算術論理演算ユニット等へ送られる。

上記のような、誤り検出・訂正回路を含む各部の機能が
、正常に動作していることを確認するため、例えば、Ｃ
８から取り出したデータに１ビツトの擬似エラーを加え
てやった場合も、誤り検出・訂正回路が誤りを検出し、
これを訂正して、正常にマクロ命令が実行されるかどう
かを調べる試験が行われる。

このような試験において擬似エラーを発生させるために
は、従来は、診断命令、またはコンソール・コマンドな
どにより、Ｃ８の所定のアドレスのデータを読み出し、
エラーを加えて書き込むこと等で行っていた。

［発明が解決しようとする問題点コ上記従来のエラー発生方法では、データ処理装置での処
理の実行とタイミングが調節できず、複数のマイクロプ
ログラムの全部または任意の一部にエラーを発生させる
ことが困難であ、るという問題点があった。

本発明は、これらの問題点を解消した新規なエラー発生
装置を提供しようとするものである。

［問題点を解決するための手段］第１図は本発明のエラー発生装置の原理ブロック図を示
す。

第１図において、命令デコーダ３、ＣＳアドレス・レジ
スタ４、Ｃ３（制御記憶）５、およびデータ・レジスタ
６は、マイクロプログラム制御のデータ処理装置におい
て、マイクロプログラム取り出し部分として本来備えて
いる機能である。

１はアドレス比較部であって、命令デコーダ３がマクロ
命令を解析の結果、ＣＳアドレス・レジスタ４にセット
するＣＳアドレスと、エラー発生を開始すべきＣＳアド
レスならびにエラー発生を終了すべきＣＳアドレスとを
比較し、ＣＳアドレス・レジスタにあるＣＳアドレスが
開始Ｃ−Ｓアドレスと一致したとき、開始制御信号を上
げ、終了ＣＳアドレスと一致したとき、終了制御信号を
上げる。

２はエラー・スキャンイン部であって、アドレス比較部
１の発生した開始制御信号によって、データ・レジスタ
６からのデータに対し、設定しであるスキャンイン・ア
ドレスのビットに擬似エラーを発生させるようスキャン
インを開始し、終了信号によってスキャンインを終了す
る。

［作用］第１図の構成により、ＣＳアドレス・レジスタにセット
されたＣＳアドレスが、エラーをスキャンインすべきＣ
Ｓアドレスと一致した時点でエラーのスキャンインを開
始し、スキャンインを終了すべきＣＳアドレスと一致し
た時点でスキャンインを終了することによって、データ
処理装置の処理の実行に同期して、任意の場所でエラー
を発生させること力（できる。

Ｃ８からの読出しデータ（マイクロプログラム）中の擬
似エラーを発生させるべきビットは、スキャンイン・ア
ドレスとして任意の位置に設定することができる。

をさらに具体的に説明する。

第２図は本発明の実施例のブロック図であって、図中で
第１図と同一の符号は同一の対象物を示す。

第２図において、１１はスキャンイン開始ＣＳアドレス
・レジスタであって、スキャンインを開始すべきＣＳア
ドレスをセットしておく。

１２はスキャンイン終了ＣＳアドレス・レジスタであっ
て、スキャンインを終了すべきＣＳアドレスをセットし
ておく。

１３はスキャンインＣ３開始アドレス比較回路であって
、ＣＳアドレス・レジスタ４にセットされたＣＳアドレ
スと、スキャンイン開始ＣＳアドレス・レジスタ１１に
セットされたスキャンイン開始ＣＳアドレスとを比較し
、一致したとき開始制御信号を送出する。

１４はスキャンインＣ８終了アドレス比較回路であって
、ＣＳアドレス・レジスタ４にセントされたＣＳアドレ
スと、スキャンイン終了ＣＳアドレス・レジスタ１１に
セットされたスキャンイン終了ＣＳアドレスとを比較し
、一致したとき終了制御信号を送出する。

２１はスキャンイン・アドレス・レジスタであって、擬
似エラーをスキャンインすべきビット位ｆをセットする
。

２２はスキャンイン制御回路であって、スキャンイン・
アドレス・レジスタ２１にセットされたビット位置に対
して、スキャンイン開始ＣＳアドレス比較回路１３から
開始制御信号が送出された時点でスキャンインを開始し
、スキャンイン終了ＣＳアドレス比較回路１４から終了
制御信号の送出された時点でスキャンインを終了するよ
う制御する。

２３はエラー発生回路であって、データ・レジスタ６か
ら転送されたデータに対して、スキャンイン制御回路２
２の制御により擬似エラーを発生させる。

実際には、本来のデータのスキャンイン・アドレス指定
のビットの値の如何にかかわらず、そのビット位置に、
“１”、若しくは“０”を書き込むもので、必ずしもエ
ラーとなるとは限らない。

つぎに、本実施例のエラー発生装置の動作を説明する。

■まず、データ処理装置を停止させるか、または診断命
令を用いて、スキャンイン・アドレスをスキャンイン・
アドレス・レジスタ２１へ、スキャンイン開始ＣＳアド
レスをスキャンイン開始ＣＳアドレス・レジスタ１３へ
、スキャンイン終了ＣＳアドレスをスキャンイン終了レ
ジスタ１４へそれぞれセットする。

■つぎに、データ処理装置を作動させる。命令デコーダ
３は、マクロ命令を解析して、必要なマイクロプログラ
ムを読み出すため、ＣＳアドレスをＣＳアドレス・レジ
スタ４ヘセツトする。

■スキャンイン開始ＣＳアドレス比較回路ｉ３は、ＣＳ
アドレス・レジスタ４の内容と、スキャン開始ＣＳアド
レス・レジスタ１１の内容とを比較し、ＣＳアドレスが
一致すれば、開始制御信号を送出する。

■スキャンイン終了ＣＳアドレス比較回路１４は、ＣＳ
アドレス・レジスタ４の内容と、スキャン終了ＣＳアド
レス・レジスタ１２の内容とを比較し、ＣＳアドレスが
一致すれば、終了制御信号を送出する。

■スキャンイン制御回路２２は、スキャンイン開始ＣＳ
アドレス比較回路１３からの開始制御信号によって、エ
ラー発生回路２３における、スキャンイン・アドレス・
レジスタ２１にセットされたスキャンイン・アドレス位
置へ、スキャンインを開始するよう制御する。

■スキャンイン制御回路２２は、スキャンイン終了ＣＳ
アドレス比較回路１４からの終了制御信号によって、ス
キャンインを終了するよう制御する。

第３図は、本発明の実施例において、Ｃ８からの読出し
データに対するエラー・スキャンインの例を示す図であ
る。

第３図の左側の欄は、あるマクロ命令に対応して、ＣＳ
アドレスとして、ａ　１．　ａ　２．　ａ　３．　ａ　
４．ａ　５が順次セットされたことを示す。

第３図の右側の欄は、エラー発生装置の各レジスタへの
設定データが、次のとおりであることを示している。

スキャンイン・アドレス−１２スキャンイン開始ＣＳアドレス−ａｌスキャンイン終了ＣＳアドレス＝ａ５第３図の中央の欄は、左側の欄のようにセットされたＣ
Ｓアドレスによって、読み出されたデータに対して、右
側の欄で示すような設定データにより、×印で示すよう
にエラーが加えられたことを示す。

［発明の効果］以上説明したように、本発明によれば、データ処理装置
の処理の実行に同期して、任意の場所に擬似エラーを発
生させることができ、診断、試験を効率化する効果は、
きわめて大きいものがある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のブロック図、第３図はエラー
・スキャンインの例を示す図、第４図はマイクロプログ
ラム取出し部分の構成を示す図である。図面において、１は、アドレス比較部、２はエラー・スキャンイン部、３は命令デコーダ、４はＣＳアドレス・レジスタ、５はＣ５（制御記憶）、６はデータ・レジスタ、１１はスキャンイン開始ＣＳアドレス・レジスタ、１２
はスキャンイン終了ＣＳアドレス・レジスタ、１３はス
キャンイン開始ＣＳアドレス比較回路、１４はスキャン
イン終了ＣＳアドレス比較回路、２１はスキャンイン・
アドレス・レジスタ、２２はスキャンイン制御回路、２３はエラー発生回路、をそれぞれ示す。未発日月の史方牝４９ｆ１のフ゛口・ｙ７図第　？　図菖９つ　　”ｍ　　　Ｎ　　（ｎ　　　寸　　勺（屯　侶
　Ｓ　屯　侶呪

Claims

【特許請求の範囲】マイクロプログラム制御のデータ処理装置において、制御記憶よりマイクロプログラムを読み出すための制御
記憶アドレスと、予め設定したエラー発生を開始する制
御記憶アドレス、ならびに終了する制御記憶アドレスと
、を比較するアドレス比較部（１）と、所望のビット位置にエラーをスキャンインするエラー・
スキャンイン部（２）とを備え、データ処理装置の処理の実行と同期して、任意の開始点より任意の終了点まで、任意のビットにエ
ラーを発生するよう構成したことを特徴とするエラー発
生装置。