JPH01232439A - マイクロ命令割込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マイクロプログラムを用いて処理を行うプロセッサを備
えた情報処理装置におけるマイクロ命令実行中に割込み
要因が発生した場合のマイクロ命令割込み方式に関し、 割込み処理を行う時は実行クロックを一時的に停止して
行うようにし、割込み処理以外の処理過程では、それら
の処理に充分なりロック周期で処理するようにして、全
体として情報処理時間の短縮をすることを目的とし、 マイクロ命令割込み要因が発生した時、プロセッサの実
行クロックを抑止する実行クロック発生手段と、割込み
アドレスを選択する手段とは別に、マイクロ命令の次に
実行されるアドレスまたは割込み終了後元の命令に復帰
するためのアドレスを保持するレジスタの出力を制御記
憶ヘアドレスとして供給する選択手段を具備するように
構成する。

〔産業上の利用分野〕

本発明は、マイクロプログラムを用いて処理を行うプロ
セッサを備えた情報処理装置におけるマイクロ命令実行
中に割込み要因が発生した場合のマイクロ命令割込み方
式に関する。

〔従来の技術〕

従来、マイクロ命令実行中に割込み要因が発生した場合
には、そのサイクルで次に実行すべきマイクロアドレス
をレジスタ（ＢＭＩＡ）　　３　　（第３図参照）に保
持し、次のサイクルで割込みアドレスに分岐する。

一般にマイクロ命令の割込みは頻度が低く、割込み処理
が少々遅くなってもプロセッサの処理性能に殆ど影響し
ない。

また、マイクロプログラムの入っている制御記［（ＣＳ
）　　１へのアクセス速度がプロセッサのマシンサイク
ルの上限を決めている場合が多く、できる限り高速にマ
イクロプログラムのアドレスを生成する必要がある。

従って、上記のように割込み要因が発生した次。

のサイクルで割込みアドレスに分岐することは、制御記
憶１のアドレスの生成に時間がかかるためプロセッサの
マシンサイクルが、この頻度の低い割込み処理時の制御
記憶１のアドレスの生成によって決まってしまい、所望
の性能が出せない場合が多い。第３図には上述の従来方
式の装置の関連部分のブロック図が示され第４図にタイ
ムチャートを表した図が示される。

このタイムチャートに示されるように、通常ルーチンの
終りの過程における割込み処理は上述のように割込みア
ドレスの選択に時間を要し、従って実行クロックの周期
をこれに合わせるため、全体の処理時間が長くなってい
る。

〔発明が解決しようとする課題〕

前述のように、割込み処理に要する時間によってマシン
サイクルが決定され、そのため割込み処理以外の大部分
の処理過程において無駄な時間を費やしており、これの
防止が本発明によって解決しようとする主な課題である
。

本発明の目的は、割込み処理を行う時は実行クロックを
一時的に停止して必要な時間をかけて行うようにし、割
込み処理以外の処理過程では、それらの処理に必要な無
駄のないクロック周期で処理するようにし、全体として
情報処理時間の短縮をすることにある。

〔課題を解決するための手段〕

本発明においては、割込み処理によるマシンサイクルの
低下を防止するため、割込み要因が発生した時に、次の
サイクルで直ちに割込み処理ルーチンに入るのではなく
、割込み要因が発生した場合、−旦プロセッサの実行ク
ロックを停止し、割込みアドレスが確定してから割込み
処理ルーチンに分岐する。

すなわち、第１図に例示するように、マイクロプログラ
ムを用いて処理を行うプロセッサを備えた情報処理装置
のマイクロ命令割込み方式において、プロセッサの実行
クロックを抑止する実行クロック発生手段６と割込みア
ドレス選択手段５とは別に、他の１つの選択手段４を具
備することを特徴とする。

実行クロック発生手段６はマイクロ命令割込み要因が発
生した時、プロセッサの実行クロックを抑止する。

選択手段４は、割込みアドレスを選択する選択手段５と
は別に設けられ、マイクロ命令の次に実行されるアドレ
ス、割込み終了後光の命令に復帰するためのアドレスを
保持するレジスタ３の出力、および前記選択手段５の出
力から１つを選択して制御記憶１ヘアドレスとして供給
する。

〔作　用〕

前述の方式を用いれば、割込みアドレスを選択する選択
回路５の動作時間のために長く必要としていたクロック
周期を、割込みアドレス選択以外の処理過程において充
分な時間に迄短縮でき、全処理時間としては、割込み処
理がその他の処理より頻度が少ないから、短縮が可能と
なる。

〔実施例〕

本発明の一実施例としてのマイクロ命令割込み方式を行
う装置の関連部分のブロック回路図が第１図に示される
。

この装置は制御記憶（Ｃ５）　　１、マイクロコードを
保持するレジスタ（？ｌＩｉ？）　２、割込み処理から
の戻りアドレスを保持するマイクロアドレスレジスタ（
ＢＭＩＡ）　３、選択回路４および５、および実行クロ
ック発生器６を具備する。レジスタ２はＮＡ部と、マイ
クロ（μ）コード部に分かれ、実行クロック発生器６は
Ｄフリップフロップ（ＤＦＦ）　７、アンドゲート８お
よび９を具備する。

実行クロック発生器６においては、叶Ｆ７はクロック（
ＣＬに）信号およびアンドゲート８の出力を受け、ＣＬ
Ｋ信号によりアンドゲート８の出力の論理値にセットさ
れる。アンドゲート８は、第１人力に叶Ｆ７の反転出力
を受け、第２人力に割込み要因信号（要因ありで「１」
なしで「０」）を受け、出力を前述のように叶Ｆ７の入
力へ供給する。また出力の反転値をアンドゲート９の第
１入力に供給する。アンドゲート９の第２人力にはＣＬ
Ｋ信号が供給される。このように構成されると、第２図
の実施例のタイムチャートに示されるように、ＣＬＫ信
号が割込要因により抑止される。

実行クロック発生器６の出力となるアンドゲート９の出
力は、Ｃ３Ｉ　、ＭＩＲ２、Ｂ旧Ａ３等へ供給される。

Ｃ５Ｉは指定されたアドレスの内容がＭＩＲ２に読出さ
れ、ＮＡ部の出力は次のアドレスとして選択回路４およ
びＢ旧Ａ３へ供給される。ＢＭＩＡ　３の出力は選択回
路４へ供給される。複数の割込みアドレスは選択回路５
で１つが選択され、選択された出力は選択回路４へ供給
される。割込みアドレスは割込み要因の生じた際指定さ
れ、それに従って選択される。選択回路４においては、
割込みにより分岐する場合は、選択回路５の出力を選択
し、次のマイクロ命令へ進む時はＮＡ部の出力を選択し
、割込み処理が終了し、元のマイクロ処理に戻る時は、
ＢＭＩＡ３の出力を選択する。μコード部はプロセッサ
の制ｊ８　（Ｐ、Ｃ，）をするため用いられる。

本実施例においては、第３図の従来方式に比較してＣＬ
Ｋ信号の代りに実行クロック発生器６の出力を用い、選
択回路１００代りに選択回路４および５を用いている。

第２図のタイムチャートを説明する。最上段の実行クロ
ック発生器６の出力は割込み要因によって抑止される。

ＣＳＩのアドレスは割込み前は例えばＮＡＩであったも
のが割込み要因発生により割込みアドレスになり以後１
つずつアドレス値が増加する。ＭＩＲ２のＮＡ部は最下
段に示されるように、割込み前はＮＡＩからＮＡ２と進
められていたが、割込み後はＣＳＩのアドレスの次のア
ドレスが保持される。ＢＭＩＡ　２には元のルーチンに
戻る場合のア・ドレスＮＡ２がＭｌｌ？　２から転送さ
れ、割込み処理ルーチンの間保持される。抑止されたＣ
ＬＫの次のＣＬＫパルス迄が通常ルーチンであって、そ
れ以後が割込み処理ルーチンである。

なお、選択回路５および１０は割込み要因の検出回路（
図示せず）を必要とするため、選択回路４に比較して複
雑な構成となり、処理時間も比較的長い時間を必要とす
る。

〔発明の効果〕

本発明によれば、割込み処理を行う時は実行クロックを
一時的に停止して必要時間をかけて行い、割込み処理以
外の処理過程ではそれらの処理に必要な無駄のないクロ
ック周期で処理するようにし、全体として情報処理時間
の短縮をすることができる。また、マイクロ割込みの要
因の検出をそれほど高速に行う必要がなくなり、割込み
要因検出回路の簡略化が可能となる。さらに、通常動作
時の制御記憶のアドレス選択回路が簡単化できるという
利点もある。

【図面の簡単な説明】

第１図は本発明の一実施例としてのマイクロ命令割込み
方式を行う装置のブロック回路図、第２図は第１図の装
置の処理過程のタイムチャートを示す図、 第３図は従来のマイクロ命令割込み方式を行う装置のブ
ロック回路図、および、 第４図は第３図の装置の処理過程のタイムチャートを示
す図である。 図において、 １・・・制御記憶、 ２・・・マイクロコードレジスタ、 ３・・・マイクロアドレスレジスタ、 ４．５・・・選択回路、 ６・・・実行クロック発生器、 ７・・・Ｄフリップフロップ、 ８．９・・・アンドゲート、 １０・・・選択回路。

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを用いて処理を行うプロセッサを備
   えた情報処理装置のマイクロ命令割込み方式において、 マイクロ命令割込み要因が発生した時、前記プロセッサ
   の実行クロックを抑止する実行クロック発生手段（６）
   と、 複数の割込みアドレスから１つの該当する割込みアドレ
   スを選択する手段（５）とは別に、マイクロ命令の次に
   実行されるアドレスおよび割込み終了後元の命令に復帰
   するためのアドレスを保持するレジスタ（３）の出力か
   ら選択して制御記憶（１）へアドレスとして供給する選
   択手段（４）を具備することを特徴とするマイクロ命令
   割込み方式。