JPH0145650B2 - - Google Patents
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- JPH0145650B2 JPH0145650B2 JP7448883A JP7448883A JPH0145650B2 JP H0145650 B2 JPH0145650 B2 JP H0145650B2 JP 7448883 A JP7448883 A JP 7448883A JP 7448883 A JP7448883 A JP 7448883A JP H0145650 B2 JPH0145650 B2 JP H0145650B2
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- JP
- Japan
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- microinstruction
- storage means
- interrupt
- output
- address
- Prior art date
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 101100077149 Human herpesvirus 8 type P (isolate GK18) K5 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に関す
る。
る。
マイクロプログラムを用いた情報処理装置が、
マイクロ命令を実行中に、例えば主記憶からのエ
ラーの報告、他プロセツサからの通信要求等の非
同期事象（フアームウエア割込み）が発生し、現
在実行中のマイクロ命令シーケンスを変更（中
断）する必要がある場合には、一般にハードウエ
アにより強制的に次に実行すべきマイクロ命令を
格納している特定のアドレスを発生させてそのア
ドレスにトラツプさせる。
マイクロ命令を実行中に、例えば主記憶からのエ
ラーの報告、他プロセツサからの通信要求等の非
同期事象（フアームウエア割込み）が発生し、現
在実行中のマイクロ命令シーケンスを変更（中
断）する必要がある場合には、一般にハードウエ
アにより強制的に次に実行すべきマイクロ命令を
格納している特定のアドレスを発生させてそのア
ドレスにトラツプさせる。
この特定のアドレスには、非同期事象を処理す
るためのマイクロ命令群すなわち割込処理ルーチ
ンの先頭のマイクロ命令が格納されている。この
割込処理ルーチンは、割込原因レジスタの内容を
読取つてその内容を解析し、必要な処理を行な
う。割込処理が終ると別のルーチンに制御を渡す
かまたは非同期事象を検出たルーチンに戻る。
るためのマイクロ命令群すなわち割込処理ルーチ
ンの先頭のマイクロ命令が格納されている。この
割込処理ルーチンは、割込原因レジスタの内容を
読取つてその内容を解析し、必要な処理を行な
う。割込処理が終ると別のルーチンに制御を渡す
かまたは非同期事象を検出たルーチンに戻る。
このような非同期事象の割込処理を行なうため
に、従来装置においては、前述のようにハードウ
エアによる割込用トラツプアドレス発生回路を用
いて特定のトラツプアドレスにトラツプさせてい
る。
に、従来装置においては、前述のようにハードウ
エアによる割込用トラツプアドレス発生回路を用
いて特定のトラツプアドレスにトラツプさせてい
る。
しかし、このトラツプアドレスはハードウエア
により直接発生されるので固定しており、そのた
めマイクロプログラムを作成する上で柔軟性に欠
けるという欠点を有している。
により直接発生されるので固定しており、そのた
めマイクロプログラムを作成する上で柔軟性に欠
けるという欠点を有している。
本発明の目的は、割込用トラツプアドレス発生
回路を用いないで、非同期事象の割込み処理する
柔軟性に富んだマイクロプログラム制御装置を提
供することにある。
回路を用いないで、非同期事象の割込み処理する
柔軟性に富んだマイクロプログラム制御装置を提
供することにある。
本発明の装置は、マイクロプログラムを記憶す
る制御記憶手段と、前記制御記憶手段から読出さ
れたマイクロ命令を格納するマイクロ命令格納手
段と、マイクロ命令実行ごとに前記マイクロ命令
格納手段内の次に実行すべきマイクロ命令アドレ
スを含む第１のフイールドの内容に１を加算する
加算手段と、前記加算手段の加算結果を格納する
加算結果格納手段と、非同期事象の原因情報を格
納保持する事象原因格納手段と、前記マイクロ命
令格納手段内の前記非同期事象の割込の受付を制
御する情報を含む第２のフイールドが所定の値で
しかも前記事象原因格納手段の内容が所定の値で
あるときは前記加算結果格納手段の出力を選択し
前記マイクロ命令格納手段内の前記第２のフイー
ルドが所定の値でないときまたは前記事象原因格
納手段の内容が所定の値でないときには前記マイ
クロ命令格納手段内の前記第１のフイールドの出
力を選択する選択手段とを有し、前記選択手段の
出力を用いて前記制御記憶手段内に記憶されてい
るマイクロ命令のアドレスを指定して次に実行す
べきマイクロ命令を前記マイクロ命令格納手段に
読出す。
る制御記憶手段と、前記制御記憶手段から読出さ
れたマイクロ命令を格納するマイクロ命令格納手
段と、マイクロ命令実行ごとに前記マイクロ命令
格納手段内の次に実行すべきマイクロ命令アドレ
スを含む第１のフイールドの内容に１を加算する
加算手段と、前記加算手段の加算結果を格納する
加算結果格納手段と、非同期事象の原因情報を格
納保持する事象原因格納手段と、前記マイクロ命
令格納手段内の前記非同期事象の割込の受付を制
御する情報を含む第２のフイールドが所定の値で
しかも前記事象原因格納手段の内容が所定の値で
あるときは前記加算結果格納手段の出力を選択し
前記マイクロ命令格納手段内の前記第２のフイー
ルドが所定の値でないときまたは前記事象原因格
納手段の内容が所定の値でないときには前記マイ
クロ命令格納手段内の前記第１のフイールドの出
力を選択する選択手段とを有し、前記選択手段の
出力を用いて前記制御記憶手段内に記憶されてい
るマイクロ命令のアドレスを指定して次に実行す
べきマイクロ命令を前記マイクロ命令格納手段に
読出す。
次に、図面を参照して本発明を詳細に説明す
る。
る。
情報処理システムの中には一般に、第１図に示
すように、複数のプロセツサP0，P1，P2……が
含まれており、今プロセツサP0を例にとると、
このプロセツサP0に対しては他のプロセツサP1，
P2……がそれぞれラインl1，l2……を介して通信
要求を出す。これらは必要に応じて非同期割込み
として処理される。そればかりでなく、プロセツ
サP0は、その内部に例えばデータレジスタのパ
リテイエラー等に対する非同期事象検出回路を含
みそれが検出されると同様に非同期割込みとして
処理される。
すように、複数のプロセツサP0，P1，P2……が
含まれており、今プロセツサP0を例にとると、
このプロセツサP0に対しては他のプロセツサP1，
P2……がそれぞれラインl1，l2……を介して通信
要求を出す。これらは必要に応じて非同期割込み
として処理される。そればかりでなく、プロセツ
サP0は、その内部に例えばデータレジスタのパ
リテイエラー等に対する非同期事象検出回路を含
みそれが検出されると同様に非同期割込みとして
処理される。
本発明はかゝる非同期割込みを柔軟に処理する
装置を提供する。
装置を提供する。
第２図を参照すると、本発明の一実施例は、制
御記憶（CS）１、マイクロ命令レジスタ（MIR）
２、１加算回路３、アドレスレジスタ（AR）
４、選択回路５、割込原因レジスタ回路
（INTR）６およびアンドゲート７を含んでいる。
御記憶（CS）１、マイクロ命令レジスタ（MIR）
２、１加算回路３、アドレスレジスタ（AR）
４、選択回路５、割込原因レジスタ回路
（INTR）６およびアンドゲート７を含んでいる。
本実施例の動作は下記の通りである。
実行すべきマイクロ命令は制御記憶（CS）１
から読出され、マイクロ命令レジスタ（MIR）
２にロードされる。
から読出され、マイクロ命令レジスタ（MIR）
２にロードされる。
各マイクロ命令には、次に実行すべきマイクロ
命令の制御記憶（CS）１中におけるアドレスを
指示するネクストアドレスフイールド（NA）
と、非同期割込みの許可／不許可を制御する割込
制御フイールド（Ｔ）とを含む。
命令の制御記憶（CS）１中におけるアドレスを
指示するネクストアドレスフイールド（NA）
と、非同期割込みの許可／不許可を制御する割込
制御フイールド（Ｔ）とを含む。
マイクロ命令レジスタ（MIR）２のネクスト
アドレスフイールド（NA）の部分の出力は、選
択回路５の一方の入力および１加算回路３の入力
に供給される。
アドレスフイールド（NA）の部分の出力は、選
択回路５の一方の入力および１加算回路３の入力
に供給される。
１加算回路３は供給されたネクストアドレスフ
イールド（NA）の内容に１を加算し、これをア
ドレスレジスタ（AR）４に格納し、これを選択
回路５のもう一方の入力に供給する。
イールド（NA）の内容に１を加算し、これをア
ドレスレジスタ（AR）４に格納し、これを選択
回路５のもう一方の入力に供給する。
一方、割込制御フイールド（Ｔ）（本実施例に
おいては１ビツトとする）の部分の出力（Ｔビツ
ト出力）は、割込原因レジスタ回路（INTR）６
の出力とともに、アンドゲート７に供給される。
このアンドゲート７の出力は選択制御信号として
選択回路５に供給されている。
おいては１ビツトとする）の部分の出力（Ｔビツ
ト出力）は、割込原因レジスタ回路（INTR）６
の出力とともに、アンドゲート７に供給される。
このアンドゲート７の出力は選択制御信号として
選択回路５に供給されている。
選択回路５は、アンドゲート７の出力が“１”
の場合にはアドレスレジスタ（AR）４の出力を
選択し、“０”の場合にはマイクロ命令レジスタ
（MIR）２のネクストアドレスフイールド（NA）
の部分の出力を選択する。そして選択して出力を
制御記憶（CS）１へ、読出しアドレス指定情報
として供給し、これにより、次に実行すべきマイ
クロ命令をマイクロ命令レジスタ（MIR）２に
読出す。
の場合にはアドレスレジスタ（AR）４の出力を
選択し、“０”の場合にはマイクロ命令レジスタ
（MIR）２のネクストアドレスフイールド（NA）
の部分の出力を選択する。そして選択して出力を
制御記憶（CS）１へ、読出しアドレス指定情報
として供給し、これにより、次に実行すべきマイ
クロ命令をマイクロ命令レジスタ（MIR）２に
読出す。
さて、今割込原因レジスタ回路（INTR）６の
中に非同期事象原因による割込要求が全くない場
合には、回路（INTR）６の出力は“０”にな
る。
中に非同期事象原因による割込要求が全くない場
合には、回路（INTR）６の出力は“０”にな
る。
従つて、割込制御フイルド（Ｔ）の内容が割込
不許可を表わす“０”であるか、または、非同期
事象による割込要求が全くない場合には、選択回
路５は現在マイクロ命令レジスタ（MIR）２に
読出されているマイクロ命令のネクストアドレス
フイールド（NA）の内容を選択し、これにより
次に実行すべきマイクロ命令のアドレスを決定す
る。
不許可を表わす“０”であるか、または、非同期
事象による割込要求が全くない場合には、選択回
路５は現在マイクロ命令レジスタ（MIR）２に
読出されているマイクロ命令のネクストアドレス
フイールド（NA）の内容を選択し、これにより
次に実行すべきマイクロ命令のアドレスを決定す
る。
こうして、この場合には従来と同様に、各マイ
クロ命令のネクストアドレスフイールド（NA）
で指定される制御記憶（CS）１のアドレスにあ
るマイクロ命令がつぎつぎに読出されて実行さ
れ、かくしてマイクロプログラムによつて指定さ
れたシーケンスに従つて処理が進行する。
クロ命令のネクストアドレスフイールド（NA）
で指定される制御記憶（CS）１のアドレスにあ
るマイクロ命令がつぎつぎに読出されて実行さ
れ、かくしてマイクロプログラムによつて指定さ
れたシーケンスに従つて処理が進行する。
さて、割込原因レジスタ回路（INTR）６の中
に非同期原因に対応する割込要求が登録され、か
つ、マイクロ命令レジスタ（MIR）２に読出さ
れたマイクロ命令の割込制御フイールド（Ｔ）が
“１”で割込許可を指示している場合には、アン
ドゲート７の出力は“１”となり、選択回路５は
アドレスレジスタ（AR）４の出力を選択し、こ
の結果、次に実行すべきマイクロ命令として現在
実行中のマイクロ命令の次のアドレスにあるマイ
クロ命令が読出される。従つて、このマイクロ命
令を非同期割込を処理するマイクロプログラムル
ーチンの最初のマイクロ命令（または処理ルーチ
ンの開始番地にジヤンプするジヤンプ命令）とし
ておくことにより、通常のマイクロプログラムシ
ーケンスが中断され、この非同期割込みを処理す
るルーチンを開始させるようにすることができ
る。
に非同期原因に対応する割込要求が登録され、か
つ、マイクロ命令レジスタ（MIR）２に読出さ
れたマイクロ命令の割込制御フイールド（Ｔ）が
“１”で割込許可を指示している場合には、アン
ドゲート７の出力は“１”となり、選択回路５は
アドレスレジスタ（AR）４の出力を選択し、こ
の結果、次に実行すべきマイクロ命令として現在
実行中のマイクロ命令の次のアドレスにあるマイ
クロ命令が読出される。従つて、このマイクロ命
令を非同期割込を処理するマイクロプログラムル
ーチンの最初のマイクロ命令（または処理ルーチ
ンの開始番地にジヤンプするジヤンプ命令）とし
ておくことにより、通常のマイクロプログラムシ
ーケンスが中断され、この非同期割込みを処理す
るルーチンを開始させるようにすることができ
る。
すなわち、本実施例によると、マイクロプログ
ラム中において非同期割込みを受付けるのに都合
のよいマイクロ命令ごとに、その割込制御フイー
ルド（Ｔ）を“１”としておき、制御記憶（CS）
１にマイクロプログラムを格納する際に、この割
込制御フイールド（Ｔ）が“１”になつているマ
イクロ命令の次のアドレスを割込処理マイクロプ
ログラムルーチンの開始番地とすることにより、
割込要求がある場合に、このマイクロ命令実行後
直ちに割込を受付け、割込処理を開始させるよう
にすることができる。この場合に、割込みの受付
けを許可するマイクロ命令の選び方はマイクロプ
ログラムを作成するときに自由に決定することが
できるので柔軟性に富んだ非同期割込みの処理を
可能にする。
ラム中において非同期割込みを受付けるのに都合
のよいマイクロ命令ごとに、その割込制御フイー
ルド（Ｔ）を“１”としておき、制御記憶（CS）
１にマイクロプログラムを格納する際に、この割
込制御フイールド（Ｔ）が“１”になつているマ
イクロ命令の次のアドレスを割込処理マイクロプ
ログラムルーチンの開始番地とすることにより、
割込要求がある場合に、このマイクロ命令実行後
直ちに割込を受付け、割込処理を開始させるよう
にすることができる。この場合に、割込みの受付
けを許可するマイクロ命令の選び方はマイクロプ
ログラムを作成するときに自由に決定することが
できるので柔軟性に富んだ非同期割込みの処理を
可能にする。
第３図は前記実施例をさらに詳細に示す図であ
る。
る。
割込原因レジスタ回路６は割込原因レジスタ６
０およびオアゲート６１を有し、前述の各非同期
事象原因による割込要求はレジスタ６０の予め定
めた対応するビツトに登録される。
０およびオアゲート６１を有し、前述の各非同期
事象原因による割込要求はレジスタ６０の予め定
めた対応するビツトに登録される。
レジスタ６０の各ビツトの出力はオアゲート６
１でそのすべての論理和がとられ、アンドゲート
７の一方の入力に供給される。
１でそのすべての論理和がとられ、アンドゲート
７の一方の入力に供給される。
また、選択回路５はインバータ５０、アンドゲ
ート５１−１，５１−２，……５１−Ｎ，５１−
１′，５１−２′，……，５１−N′およびオアゲ
ート５２−１，５２−２，……５２−Ｎ（但しＮ，
N′はネクストアドレスフイールド（NA）のビツ
ト幅）を含み、第３図で明らかなように、アンド
ゲート７の出力が“０”の場合には、マイクロ命
令レジスタ（MIR）２のネクストアドレスフイ
ールド（NA）の部分のビツトを選択して出力
し、また、アンドゲート７の出力が“１”の場合
にはアドレスレジスタ（AR）４の各ビツトを選
択して出力し、これを制御記憶（CS）１のアド
レス指定情報として制御記憶（CS）１に供給し
ている。
ート５１−１，５１−２，……５１−Ｎ，５１−
１′，５１−２′，……，５１−N′およびオアゲ
ート５２−１，５２−２，……５２−Ｎ（但しＮ，
N′はネクストアドレスフイールド（NA）のビツ
ト幅）を含み、第３図で明らかなように、アンド
ゲート７の出力が“０”の場合には、マイクロ命
令レジスタ（MIR）２のネクストアドレスフイ
ールド（NA）の部分のビツトを選択して出力
し、また、アンドゲート７の出力が“１”の場合
にはアドレスレジスタ（AR）４の各ビツトを選
択して出力し、これを制御記憶（CS）１のアド
レス指定情報として制御記憶（CS）１に供給し
ている。
次に第４図Ａおよび第４図Ｂに本実施例の動作
をタイムチヤートとして示す。
をタイムチヤートとして示す。
第４図Ａは割込要求がない場合（第３図オアゲ
ート６１の出力が“０”の場合）の動作を示す。
ート６１の出力が“０”の場合）の動作を示す。
第３図には図示されていないがマイクロ命令レ
ジスタ（MIR）２およびアドレスレジスタ
（AR）４にはマシンクロツクが供給されており
これらのレジスタに対するデータのラツチは第４
図に示すマシンクロツクの立ち上り前縁で行なわ
れる。
ジスタ（MIR）２およびアドレスレジスタ
（AR）４にはマシンクロツクが供給されており
これらのレジスタに対するデータのラツチは第４
図に示すマシンクロツクの立ち上り前縁で行なわ
れる。
今、t0の時点でマイクロ命令レジスタ（MIR）
２にＡというマイクロ命令（マイクロ命令を指定
するＡは制御記憶（CS）１中のマイクロ命令が
格納されているメモリアドレスを用いるものとす
る）が読出され、この命令Ａのネクストアドレス
フイールドNAの内容がＢであつたとする。
２にＡというマイクロ命令（マイクロ命令を指定
するＡは制御記憶（CS）１中のマイクロ命令が
格納されているメモリアドレスを用いるものとす
る）が読出され、この命令Ａのネクストアドレス
フイールドNAの内容がＢであつたとする。
割込要求が存在しないためオアゲート６１の出
力“０”、従がつてアンドゲート７の出力も“０”
となり、選択回路５はマイクロ命令レジスタ
（MIR）２のネクストアドレスフイールド（NA）
の内容を選択し、t0よりも少し遅れた時点でこの
値Ｂを出力する。この結果、制御記憶（CS）１
の出力としてメモリアドレスＢのマイクロ命令が
出力され、これは次のマシンクロツク立上り時点
t1でマイクロ命令レジスタ（MIR）２にラツチさ
れる。マイクロ命令Ｂのネクストアドレスフイー
ルド（NA）の内容がＣとすると、上述と全く同
様にしてマシンクロツクの次の立上り時点t2でマ
イクロ命令Ｃが制御記憶（CS）１から読出され
てマイクロ命令レジスタMIR２にラツチされる。
例えばマイクロ命令Ｃのネクストアドレスフイー
ルド（NA）の内容をＤとし、またマイクロ命令
Ａ、Ｂ、Ｃ、Ｄの中でＣのみがその割込制御フイ
ールド（Ｔ）に“１”を有するとすると、時点t2
から１マシンクロツク間Ｔビツト出力は“１”に
なるが、アンドゲート７の出力“０”は変化せ
ず、上述と全く同様にして、次のマシンクロツク
の立ち上り時点t3でマイクロ命令Ｃのネクストア
ドレスフイールド（NA）で指定されたマイクロ
命令Ｄが制御記憶（CS）１から読出されてマイ
クロ命令レジスタ（MIR）２にラツチされる。
こうして割込要求が存在しない場合には、たとえ
割込制御フイールド（Ｔ）が“１”であつても各
マイクロ命令で指定されるシーケンスに従つてマ
イクロプログラムが実行される。
力“０”、従がつてアンドゲート７の出力も“０”
となり、選択回路５はマイクロ命令レジスタ
（MIR）２のネクストアドレスフイールド（NA）
の内容を選択し、t0よりも少し遅れた時点でこの
値Ｂを出力する。この結果、制御記憶（CS）１
の出力としてメモリアドレスＢのマイクロ命令が
出力され、これは次のマシンクロツク立上り時点
t1でマイクロ命令レジスタ（MIR）２にラツチさ
れる。マイクロ命令Ｂのネクストアドレスフイー
ルド（NA）の内容がＣとすると、上述と全く同
様にしてマシンクロツクの次の立上り時点t2でマ
イクロ命令Ｃが制御記憶（CS）１から読出され
てマイクロ命令レジスタMIR２にラツチされる。
例えばマイクロ命令Ｃのネクストアドレスフイー
ルド（NA）の内容をＤとし、またマイクロ命令
Ａ、Ｂ、Ｃ、Ｄの中でＣのみがその割込制御フイ
ールド（Ｔ）に“１”を有するとすると、時点t2
から１マシンクロツク間Ｔビツト出力は“１”に
なるが、アンドゲート７の出力“０”は変化せ
ず、上述と全く同様にして、次のマシンクロツク
の立ち上り時点t3でマイクロ命令Ｃのネクストア
ドレスフイールド（NA）で指定されたマイクロ
命令Ｄが制御記憶（CS）１から読出されてマイ
クロ命令レジスタ（MIR）２にラツチされる。
こうして割込要求が存在しない場合には、たとえ
割込制御フイールド（Ｔ）が“１”であつても各
マイクロ命令で指定されるシーケンスに従つてマ
イクロプログラムが実行される。
なお、アドレスレジスタ（AR）４の内容は、
マイクロ命令レジスタ（MIR）２に読出された
ネクストアドレスフイールド（NA）の内容に１
を加算されたものが次のマシンクロツクでラツチ
されるので、例えば第４図Ａより明らかなよう
に、マイクロ命令レジスタ（MIR）２にマイク
ロ命令Ｃが読出されるマシンサイクルにおいて
は、アドレスレジスタ（AR）４の内容はＣ＋１
の値が保持されていることになる。
マイクロ命令レジスタ（MIR）２に読出された
ネクストアドレスフイールド（NA）の内容に１
を加算されたものが次のマシンクロツクでラツチ
されるので、例えば第４図Ａより明らかなよう
に、マイクロ命令レジスタ（MIR）２にマイク
ロ命令Ｃが読出されるマシンサイクルにおいて
は、アドレスレジスタ（AR）４の内容はＣ＋１
の値が保持されていることになる。
次に、第４図Ｂのタイムチヤートは割込要求が
発生した場合（第３図オアゲート６１の出力が
“１”になつた場合）の動作を示す。
発生した場合（第３図オアゲート６１の出力が
“１”になつた場合）の動作を示す。
マシンクロツクt2の時点まではオアゲート６１
の出力を除いて、第４図Ａの場合と全く同様であ
るが、t2から始るマシンサイクルにおいて、マイ
クロ命令Ｃがマイクロ命令レジスタ（MIR）２
に読出され、この命令の割込制御フイールド
（Ｔ）が“１”であるため、アンドゲート７の出
力が“１”となり、この結果、選択回路５はアド
レスレジスタ（AR）４の出力Ｃ＋１を選択する
ため、制御記憶（CS）１のメモリアドレスＣ＋
１にあるマイクロ命令が読出され、これはt3の時
点でマイクロ命令レジスタ（MIR）２にラツチ
される。このマイクロ命令Ｃ＋１のネクストアド
レスフイールド（NA）をT0とし、また割込制御
フイールドＴを“０”とすると、次のマシンサイ
クルt4においてはマイクロ命令T0がマイクロ命令
レジスタ２に読出され、かくしてマイクロプログ
ラムはＣ＋１を開始アドレスとする割込処理ルー
チンに分岐する。
の出力を除いて、第４図Ａの場合と全く同様であ
るが、t2から始るマシンサイクルにおいて、マイ
クロ命令Ｃがマイクロ命令レジスタ（MIR）２
に読出され、この命令の割込制御フイールド
（Ｔ）が“１”であるため、アンドゲート７の出
力が“１”となり、この結果、選択回路５はアド
レスレジスタ（AR）４の出力Ｃ＋１を選択する
ため、制御記憶（CS）１のメモリアドレスＣ＋
１にあるマイクロ命令が読出され、これはt3の時
点でマイクロ命令レジスタ（MIR）２にラツチ
される。このマイクロ命令Ｃ＋１のネクストアド
レスフイールド（NA）をT0とし、また割込制御
フイールドＴを“０”とすると、次のマシンサイ
クルt4においてはマイクロ命令T0がマイクロ命令
レジスタ２に読出され、かくしてマイクロプログ
ラムはＣ＋１を開始アドレスとする割込処理ルー
チンに分岐する。
すなわち、マイクロ命令Ｃのネクストアドレス
フイールド（NA）はＤであり、割込要求がない
場合には、第４図Ａで説明したように、マイクロ
プログラムはマイクロ命令Ａ、Ｂ、Ｃ、Ｄ……の
ように進行するが、割込要求がある場合には第４
図Ｂで示すようにマイクロプログラムはマイクロ
命令Ａ、Ｂ、Ｃ、Ｃ＋１、T0……のように進行
し、Ｃ＋１≠Ｄであるように選んでおくことによ
り、マイクロプログラムはＣ＋１を開始アドレス
とする割込処理ルーチンに分岐したことになる。
フイールド（NA）はＤであり、割込要求がない
場合には、第４図Ａで説明したように、マイクロ
プログラムはマイクロ命令Ａ、Ｂ、Ｃ、Ｄ……の
ように進行するが、割込要求がある場合には第４
図Ｂで示すようにマイクロプログラムはマイクロ
命令Ａ、Ｂ、Ｃ、Ｃ＋１、T0……のように進行
し、Ｃ＋１≠Ｄであるように選んでおくことによ
り、マイクロプログラムはＣ＋１を開始アドレス
とする割込処理ルーチンに分岐したことになる。
以上述べたように、本発明によるとハードウエ
アによる割込用のトラツプアドレス発生回路を用
いることなく、非同期事象の割込みを制御記憶中
におけるマイクロ命令の特定の構成を用いて自由
に処理できる柔軟なマイクロプログラム制御装置
を提供できる。
アによる割込用のトラツプアドレス発生回路を用
いることなく、非同期事象の割込みを制御記憶中
におけるマイクロ命令の特定の構成を用いて自由
に処理できる柔軟なマイクロプログラム制御装置
を提供できる。
本発明によると、割込みを検出するタイミング
をマイクロ命令の中に設けた割込制御フイールド
の内容で制御できるため、特別なハードウエアを
用いることなく必要に応じて割込みを自由にマス
クすることができ、またマイクロプログラム中に
おけるその検出位置により予めどの種類の割込み
が発生するかをある程度予測するようにすること
もでき、この場合には割込処理ルーチンにおける
原因の解析を容易にすることもできる。
をマイクロ命令の中に設けた割込制御フイールド
の内容で制御できるため、特別なハードウエアを
用いることなく必要に応じて割込みを自由にマス
クすることができ、またマイクロプログラム中に
おけるその検出位置により予めどの種類の割込み
が発生するかをある程度予測するようにすること
もでき、この場合には割込処理ルーチンにおける
原因の解析を容易にすることもできる。
さらにまた、本発明に用いる１加算回路はサブ
ルーチンコールの戻りアドレスを発生するための
１加算回路と共用することによりハードウエアの
節減をはかることができる。
ルーチンコールの戻りアドレスを発生するための
１加算回路と共用することによりハードウエアの
節減をはかることができる。
第１図は非同期事象の発生を説明するためのブ
ロツク図、第２図は本発明の一実施例を示すブロ
ツク図、第３図は前記実施例をさらに詳細に示す
図、第４図Ａおよび第４図Ｂは本実施例の動作を
説明するためのタイムチヤートである。 図において、１……制御記憶（CS）、２……マ
イクロ命令レジスタ（MIR）、３……１加算回
路、４……アドレスレジスタ（AR）、５……選
択回路、６……割込原因レジスタ回路（INTR）、
７……アンドゲート、５０……インバータ、５１
−１〜５１−Ｎ，５１−１′〜５１−N′……アン
ドゲート、５２−１〜５２−Ｎ……オアゲート、
６０……割込原因レジスタ、６１……オアゲー
ト。
ロツク図、第２図は本発明の一実施例を示すブロ
ツク図、第３図は前記実施例をさらに詳細に示す
図、第４図Ａおよび第４図Ｂは本実施例の動作を
説明するためのタイムチヤートである。 図において、１……制御記憶（CS）、２……マ
イクロ命令レジスタ（MIR）、３……１加算回
路、４……アドレスレジスタ（AR）、５……選
択回路、６……割込原因レジスタ回路（INTR）、
７……アンドゲート、５０……インバータ、５１
−１〜５１−Ｎ，５１−１′〜５１−N′……アン
ドゲート、５２−１〜５２−Ｎ……オアゲート、
６０……割込原因レジスタ、６１……オアゲー
ト。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラムを記憶する制御記憶手段
と、前記制御記憶手段から読出されたマイクロ命
令を格納するマイクロ命令格納手段と、 マイクロ命令実行ごとに前記マイクロ命令格納
手段内の次に実行すべきマイクロ命令アドレスを
含む第１のフイールドの内容に１を加算する加算
手段と、 前記加算手段の加算結果を格納する加算結果格
納手段と、 非同期事象の原因情報を格納保持する事象原因
格納手段と、 前記マイクロ命令格納手段内の前記非同期事象
による割込の受付を制御する情報を含む第２のフ
イールドが所定の値でしかも前記事象原因格納手
段の内容が所定の値であるときには前記加算結果
格納手段の出力を選択し前記マイクロ命令格納手
段内の前記第２のフイールドが所定の値でないと
きまたは前記事象原因格納手段の内容が所定の値
でないときには前記マイクロ命令格納手段内の前
記第１のフイールドの出力を選択する選択手段と
を有し、 前記選択手段の出力を用いて前記制御記憶手段
内に記憶されているマイクロ命令のアドレスを指
定して次に実行すべきマイクロ命令を前記マイク
ロ命令格納手段に読出すようにしたことを特徴と
するマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7448883A JPS59200343A (ja) | 1983-04-27 | 1983-04-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7448883A JPS59200343A (ja) | 1983-04-27 | 1983-04-27 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200343A JPS59200343A (ja) | 1984-11-13 |
| JPH0145650B2 true JPH0145650B2 (ja) | 1989-10-04 |
Family
ID=13548720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7448883A Granted JPS59200343A (ja) | 1983-04-27 | 1983-04-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200343A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209530A (ja) * | 1990-01-12 | 1991-09-12 | Matsushita Electric Ind Co Ltd | 時分割マルチタスク実行装置 |
-
1983
- 1983-04-27 JP JP7448883A patent/JPS59200343A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59200343A (ja) | 1984-11-13 |
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