SU608160A1 - Центральный процессор - Google Patents

Description

(54) ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР

1

Изобретение относитс  к вычислительной технике   может быть использовано в цифровых вычислительных машинах.

Извесге  процессор, который содержит устройство управлени , запоминающее устройство , арифметическое устройство, регистр команд, регистр кодов арифметических операций, регистр групп кодов, схему готовности арифметического устройства, схему разрешени  запроса пам ти 1J.

Этот процессор обладает низким быстродействием из-за отсутстви  глубокого совмещени  при выполнении операций и отсутстви  мер дл  уменьшени  потерь времени при выполнении команд перехода.

Известен также процессор, примен емый в вычислительных машинах СДС-6600, СДС6800 2.

Этот процессор содержит буферное запоминающее устройство команд, сумматор переадресации , запоминающее устройство, буферное запоминающее устройство команд перехода, арифметическое устройство с плавающей зап той, блоки умножени , делени  и выполнени  операций сдвига.

В расматриааемом процессоре арифметическое устройство состоит из автоиоииых функциональных блоков, которые дают возможиосгь

совмещать выполнение нескольких независимых команд. Однако в данном техническом решении не используетс  метод разбиени  всех арифметических операций на группы, кажда  из которых содержала бы только сходные по своему исполнению операции. Этот метод позвол ет в каждом арифметическом блоке, ориентированном на выполнение той или иной группы операций, использовать наиболее совершенные способы их выполнени  и уменьшить длиУ тельность выполнени  арифметических операций .,

Из известных процессоров, наиболее близким по технической сущности и достигаемому эффекту к предложенному  вл етс  процессор, содержащий буферные запоминающие устройст

ва команд и команд перехода, входы которых соединены с первым выходом коммутатора пам ти , а выходы - соответственно с первым и вторым входами устройства дешифрации команд , первый выход которого соединен с первым входом буферного запоминающего устройства , второй выход - соединен со входом устройства распределени  ресурсов, третий выход соединен с первым входом коммутатора пам ти , четвертый выход соединен с первым входом сумматора переадресэиии, первый выход устройства распределени  ресурсов соединен

со вторым входом коммутатора пам ти, второй выход - соединен с первым входом буферного запоминающего уотройства операндов и вторым входом буферного запоминающего устройства , третий вход коммутатора пам ти соединен с. выходам арифметического устройства с плавающей зап той и первым входом блока св зи , четвертый вход коммутатора пам ти соединен с выходом запоминающего устройства, п тый вход -- с выходом сумматора переадресации , второй и третий выходы коммутатора пам ти соединены соответственно с первым И вторым входами запоминающего устройства, четвертый выход коммутатора пам ти соединен со вторым входом буферного запоминающего устройства операндов, п тый выход коммутатора пам ти соединен с первым входом блока регистров, щестой выход - со вторым входом блока св зи, первый выход буферного запоминающего устройства подключен к первому входу арифметического устройства с плавающей зап той третий вход буферного запоминающего устройства операндов соединен с выходом блока св зи, первый выход буферного запоминающего устройства операндов соединен со вторым входом арифметического устройства с плавающей зап той, второй вход блока регистров соединен с выходом арифметического устройства с плавающей зап той, первый выход - соединен со вторым входом сумматора переадресации, второй выход - подключен к третьему входу арифметического устройства с плавающей зап той 3.

Однако в этом процессоре большое количество длинньцс операций, на выполнение которых затрачнвае.тс  много времени, приводит к сни-. жению его быстродействи . Кроме этого не используетс -возможносгь одновременного выполнени  арифметических операций в арифметическом устройстве, если указанные операции независимы. Дл  повышени  быстродействи  в процессоре в случае команд перехода производитс  выборка команды по адресу, указанному в команде перехода, и заполн етс  буфер йоманд перехода; Однако в известном процес . соре не использована возможность того, что в отдельных случа х, можно на этапе выборки команды по адресу в команде перехода определить направление перехода, что позволило бы не заполн ть буфер команд перехода, а пере давать команды пр мо в буфер команд.

Цель изобретени  - повышение быстродействи  процессора.

Это достигаетс  тем, что в процессор введены блок выполнени  команд перехода, центральное устройство управлени , блок сложени , вычитани  и логических операций, блок умножени , блок делени , блок выполнени  операций сдвига, блок выполнени  пересылок, причем первый вход блока выполнени  команд перехода соединен с п тЫм выходом устройства дещифрации команд, второй вход блока выполнени  команд перехода соединен с третьим выходом блока регистров, первый выход блока выполнени  команд перехода соединен с шестым входом коммутатора пам ти, второй выход блока выполнени  команд перехода соединен с третьим входом блока регистров, первый вход центрального устройства управлени  соединен со вторым выходом буферного запоминающего устройства операндов, перв1: й выход - подключен к третьему входу буферного запоминающего устройства, второй выход центрального устройства управлени  соединен с четвертым входом буферного запоминающего устройства операндов, третий выход соединен с четвертым входом блока регистров, второй вход соединен со втфым выходом буферного запоминающего устройства, первые входы блока сложени , вычитани  и логических операций и блоков,умножени , делени , выполнени  операций сдвига, выполнени  пересылок соединены с первым выходом буферного запоминающего устройства, вторые входы - соединены со вторым выходом блока регистров, третьи входы соединены с первым выходом буферного запомилающего устройства операндов , а выходы - соединены с третьим входом

коммутатора пам ти, с первым входом блока св зи и вторым входом блока регистров.

На чертеже приведена структурна  схема устройства.

Оно содержит буферное запоминающее устройство 1 команд перехода, буферное запомииающее устройство 2 команд, блок 3 выполнени  команд перехода, блок 4 регистров, центральное устройство 5 управлени , буферное запоминающее устройство б операндов, устройство 7 дещифрации команд, буферное запоминающее устройство 8, арифметическое устройство с плавающей зап той 9, блок 10 сложени , вычитани  и логических операций, блок 11 умножени , блок 2 делени , блок 13 выполнени  операций сдвига, блок 14 выполнени  пересылок , устройство 15 распределени  ресурсов , коммутатор пам ти 6, блок 17 св зи, сумматор 18 переадресации, запоминающее устройство 19.

Буферное запоминаю1цее устройство команд предвазиачено дл  записи команд «пр мого направлени  программы. Буферное запоминающее устройство команд перехода предназначено дл  записи команд направлени  «ветвлени  программы. Блок выполнени  команд перехода служит дл  выполнени  команд перехода . Блок регистров предназначен дл  хранени  операндов, констант пергадресацни и результатов операций. Центральное устройство управлени  служит дл  формировани  управл ющих сигналов, обеспечивающих выбор того или иного блока дл  выполнени  операции, а также передачу в выбранный блок кода операции из буферного запоминающего устройства операнда из блока регистров и операнда из буферного запоминающего устройсва операндов . Буферное запоминающее устройство операндов предназначено дл  записи операндов,

вызываемых из запоминающего устройства. Буферное запоминающее устройство служит дл  записи команд, поступающих из устройства дещифрации команд. Арифметическое устройство с плавающей зап той предназначено дл  выполнени  операций с плавающей зап той.

Блок сложени , вычитани  и логических операций предназначен дл  выполнени  операций сложени , вычитани  и логических операций. Блок умножени  предназначен дл  выполнени  операций умножени . Блок делени  предназначен дл  выполнени  операций делени . Блок выполнени  операций сдвига предназначен дл  выполнени  операций сдвига. Блок выполнени  пересылок предназначен дл  выполнени  операций пересылок. Устройство распределени  ресурсов предназначено дл  резервировани  адресных регистров записи (или считывани ) в коммутаторе пам ти, регистров в буферном запоминающем устройстве, регистров в буферном запоминающем устройстве операндов. Коммутатор пам ти предназначен дл  хранени  исполнительных адресов операндов и команд, операндов , предназначенных дл  записи в запоминающее устройство исполнительных адресов операндов и команд. Блок св зи предназначен дл  передачи результата операции с выхода одного из блоков арифметического устройства в соответствующий регистр буферного запоминающего устройства операндов в случае, если адрес операнда, который необходимо выбрать из пам ти, совпадает с одним из адресов записи. Сумматор переадресации предназначен дл  формировани  исполнительного адреса. Запоминающее устройство предназначено дл  хранени  операндов и команд.

Устройство работает следующим образом.

Считываема  из запоминающего устройства 19 команда через коммутатор пам ти 16 записываетс  в буферное запоминающее устройство 2 команд (или в буферное запоминающее устройство 1 команд перехода). Из буферного запоминающего устройства 2 команд (или буферного заиоминаюшего устройства команд 1 перехода) команда передаетсй в устройство 7 дешифрации команд, где производит с  ее предварительна  обработка, а именно: определ етс  формат команды, характер обращени  к запоминающему устройству (запись или считывание), а также тот факт, не  вл етс  ли она командой перехода. Если команда не  вл етс  командой перехода, то устройство 15 распределени  ресурсов обеспечивает предварительное резервирование различных устройств процессора, необходимых дл  последующей обработки данной команды. Например дл  команды, у которой оба операнда хран тс  в блоке 4 регистров, устройство 15 распределени  ресурсов резервирует в буферном запоминающем устройстве 8 свободный регистр. Дл  команды , у которой однн операнд хранитс  в запоминающем устройстве 19, а второй операнд - b блоке 4 регистров, устройство 15 распределени  ресурсов резервирует свободный регистр в буферном запоминающем устройстве 8, свободный регистр в буферном запоминающем устройстве операндов 6, свободный регистр записи (или считывани ) в коммутаторе пам ти 16. Из устройства дешифраций команда передаетс  в буферное запоминающее устройство 8. Сформированный на сумматоре 18 переадресации исполнительный адрес поступает в один из адресных регистров 16 коммутатора пам ти. Центральное устройство .5

управлени , анализиру  команду в буферном запоминающем устройстве 8, определ ет тип блока, на котором должна выполн тьс  команда , формирует запросы за операндами к блоку 4 регистров и к буферному запоминающему устройству 6 операндов, а также определ ет готовность передачи команды на исполнение в нужный блок арифметического устрой .ства. Каждый из специализированных блоков 10, 11, 12, 13, 14 имеет свой блок микропрограммного управлени , который по коду, операции , поступающему из буферного запоминающего устройства 8, формирует серию управл ющих сигналов, обеспечивающих выполнение операции. Результат операции записываетс  либо IB блок 4 регистров, либо в коммутатор 16

пам ти. Если известно, что последующа  команда должна использов.ать в качестве операнда результат предыдущей операции, то в этом случае блок 17 св зи обеспечивает передачу этого результата в соответствующий

0 регистр буферного запоминающего устройства б операндов. Если проанализированна  устройством 7 дещифрации команда  вл етс  командой перехода, то выполнение ее осуществл етс  не В арифметическом устройстве, а в специально предназначенном дл  этой цели

5 блоке 3 выполнени  команд перехода. На сумматоре 8 лереадресации формируетс  исполнительный адрес команды, на который возможен переход. Этот адрес передаетс  на счетчик команд коммутатора 16 пам ти. Считыва„ ема  ИЗ запоминающего устройства 19 команда поступает в буферное запоминающее устройство команд перехода.

Использование центрального процессора позволит повысить быстродействие вычислительных машин. (ЭВМ), что приведет к уменьщению затрат машинного времени и, соответственно , будет способствовать увеличению производительности ЭВМ. Наибольший эффект от использовани  такого процессора может быть достигнут 8 мультипроцессорных системах с общими ресурсами.

Claims (1)

1. Формула изобретени 

   Центральный нроцессор, содержащий буферные запоминающие устройства команд и

   команд перехода, входы которых соединены с первым выходом коммутатора пам ти, а выходы - соответственно с первым и вторым входами устройства дешифрации команд, первый выход которого соединен с первым входом буферного запоминающего устройства, второй выход - соединен со входом устройства распределени  ресурсов, третий выход соединен с первым входом коммутатора пам ти, четвертый выход соединен с первым входом сумматора переадресации, первый выход устройства распределеин  ресурсов соединен со вторым входом коммутатора пам ти, .второй выход - соединен с первым входом буферного запоминающего устройства операндов и вторым входом буферного запоминающего устройства, третий вход коммутатора пам ти соединен с выходом

   арифметического устройства с плавающей за