JPH02133833A - インサーキツトエミユレータ制御装置 - Google Patents
インサーキツトエミユレータ制御装置Info
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- JPH02133833A JPH02133833A JP63288055A JP28805588A JPH02133833A JP H02133833 A JPH02133833 A JP H02133833A JP 63288055 A JP63288055 A JP 63288055A JP 28805588 A JP28805588 A JP 28805588A JP H02133833 A JPH02133833 A JP H02133833A
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- 239000013256 coordination polymer Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサのインサーキットエミ
ュレータ（以下１ｃＥと称す）において。
ュレータ（以下１ｃＥと称す）において。
アプリケーションプログラムの実行を任意のアトる。
従来のＩＣＥの基本機能とその動作原理は丸山隆著“イ
ンサーキット・エミュレータ入門“インターフェースＰ
Ｐ１３８〜１４１ Ｎα６９ （１９８２）に説明され
ている。第５図はその文献の説明する方法によるアプリ
ケーションプログラムの実行開始アドレスを制御する為
のハードウェアｔｔ成図であり１図において、１１）は
ＩＣＥがターゲットとしているＣＰＵ、＋２＋はスタッ
クポイタ（ｓｐ） 、 ＋３１はプログラムカウンタ（
Ｐ ｃ） 、 ＋４１はスタックメモリ、（５１は命令
メモリ、（５ａ）はモニタ用メモ！ｊ、（５ｂ）はアプ
リケーション用メモリ、（６）はＩＣＥ全体を制御する
ＣＰＵである。
ンサーキット・エミュレータ入門“インターフェースＰ
Ｐ１３８〜１４１ Ｎα６９ （１９８２）に説明され
ている。第５図はその文献の説明する方法によるアプリ
ケーションプログラムの実行開始アドレスを制御する為
のハードウェアｔｔ成図であり１図において、１１）は
ＩＣＥがターゲットとしているＣＰＵ、＋２＋はスタッ
クポイタ（ｓｐ） 、 ＋３１はプログラムカウンタ（
Ｐ ｃ） 、 ＋４１はスタックメモリ、（５１は命令
メモリ、（５ａ）はモニタ用メモ！ｊ、（５ｂ）はアプ
リケーション用メモリ、（６）はＩＣＥ全体を制御する
ＣＰＵである。
次に動作について説明する。ターゲットＣＰＵ＋ｎ ｂ
ｓ 命令、メモリ（５）のアプリケーション用メモリ領
域（５ｂ）に格納されたアプリケーションプログラムを
実行中にその実行を停止させるときは、制御用ＣＰ Ｕ
＋６１がターゲットＣＰ Ｕ １１１に対してノンマ
スカブル割り込み（ＮＭＩ）を発生する。ＮＭＩを受け
たターゲットＣＰ Ｕ ＩＩＩはＳ Ｐ ＋２１の指示
するスタックのアドレスに戻り先アドレスを格納した後
でＳ Ｐ １２＋を＋１してから命令、メモリ（５）の
モニタ用メモリ領域（５ａ）に分岐してモニタプログラ
ムの実行を開始する。この状態でアプリケーションプロ
グラムの実行を再開する為には、その再開アドレスによ
り次のようにする。
ｓ 命令、メモリ（５）のアプリケーション用メモリ領
域（５ｂ）に格納されたアプリケーションプログラムを
実行中にその実行を停止させるときは、制御用ＣＰ Ｕ
＋６１がターゲットＣＰ Ｕ １１１に対してノンマ
スカブル割り込み（ＮＭＩ）を発生する。ＮＭＩを受け
たターゲットＣＰ Ｕ ＩＩＩはＳ Ｐ ＋２１の指示
するスタックのアドレスに戻り先アドレスを格納した後
でＳ Ｐ １２＋を＋１してから命令、メモリ（５）の
モニタ用メモリ領域（５ａ）に分岐してモニタプログラ
ムの実行を開始する。この状態でアプリケーションプロ
グラムの実行を再開する為には、その再開アドレスによ
り次のようにする。
まず先に停止したアドレスの次のアドレスから実行を再
開する場合を説明する。この場合は、ターゲットｃ ｐ
ｕ ｔｏは制御用ＣＰ Ｕ １６１の指示を受けて、
モニタプログラムの最後で単純にリターン命令を実行す
ればよい。リターン命令の実行によりＣＰ Ｕ ＩＩＩ
は自動的にスタックに格納されている戻り先アドレスを
Ｐ Ｃ＋３１に戻して、そのアドレスかラアプリケーシ
ョンプログラムの実行を再開する。
開する場合を説明する。この場合は、ターゲットｃ ｐ
ｕ ｔｏは制御用ＣＰ Ｕ １６１の指示を受けて、
モニタプログラムの最後で単純にリターン命令を実行す
ればよい。リターン命令の実行によりＣＰ Ｕ ＩＩＩ
は自動的にスタックに格納されている戻り先アドレスを
Ｐ Ｃ＋３１に戻して、そのアドレスかラアプリケーシ
ョンプログラムの実行を再開する。
次に任意のアドレスから実行を再開する場合を説明する
。この場合はまず制御用ｃ ｐ ｕ ｔｅ＋がスタック
（４１をアクセスして、先に格納された戻り先アドレス
を読み捨てた後、そのアドレスにアプリケーションプロ
グラムの実行を再開したい任意のアドレスを書き込む。
。この場合はまず制御用ｃ ｐ ｕ ｔｅ＋がスタック
（４１をアクセスして、先に格納された戻り先アドレス
を読み捨てた後、そのアドレスにアプリケーションプロ
グラムの実行を再開したい任意のアドレスを書き込む。
その後でターゲット ＣＰ Ｕ ＩＩＩが制御用ＣＰ
ｕ １６１の指示を受けて、モニタプログラムの最後で
リターン命令を実行することによりターゲットＣＰｕ…
は任意のアドレスからアプリケーションプログラムの実
行を再開することができる。
ｕ １６１の指示を受けて、モニタプログラムの最後で
リターン命令を実行することによりターゲットＣＰｕ…
は任意のアドレスからアプリケーションプログラムの実
行を再開することができる。
またはターゲットＣＰυ１１１がＰｕ５ｈ命令、 Ｐｏ
ｐ命令のように割り込み処理動作やリターン動作と独立
してスタック＋４１をアクセスできる命令を持つならば
、ターゲットＣＰＵＩＩＩ自身が先に格納された戻り先
アドレスを読み捨てた後任意の再開アドレスを書き込む
という作業を行ってもよい。
ｐ命令のように割り込み処理動作やリターン動作と独立
してスタック＋４１をアクセスできる命令を持つならば
、ターゲットＣＰＵＩＩＩ自身が先に格納された戻り先
アドレスを読み捨てた後任意の再開アドレスを書き込む
という作業を行ってもよい。
従来のインサーキットエミュレータ制御装置は以上のよ
うに構成されているので、アプリケーションプログラム
の再開を任意のアドレスから行う為には、制御用ＣＰＵ
（６）からスタック（４）の読み出し及び書き込みがで
きなければならない。またはそれに代る方法として、タ
ーゲットＣＰＵ（１）からスタック（４）の読み出し及
び書き込みが割り込み処理動作及びリターン動作と独立
してできなければならなかった。その為、ターゲットｃ
Ｐｕ…のみがスタック１４１をアクセスできて、かつそ
のアクセスが割り込み処理動作及びリターン動作に付随
してのみ可能な場合は、アプリケーションプログラムの
再開を任意のアドレスから行うことができなかった。
うに構成されているので、アプリケーションプログラム
の再開を任意のアドレスから行う為には、制御用ＣＰＵ
（６）からスタック（４）の読み出し及び書き込みがで
きなければならない。またはそれに代る方法として、タ
ーゲットＣＰＵ（１）からスタック（４）の読み出し及
び書き込みが割り込み処理動作及びリターン動作と独立
してできなければならなかった。その為、ターゲットｃ
Ｐｕ…のみがスタック１４１をアクセスできて、かつそ
のアクセスが割り込み処理動作及びリターン動作に付随
してのみ可能な場合は、アプリケーションプログラムの
再開を任意のアドレスから行うことができなかった。
この発明は上記のような課題を解消するためになされた
もので、制限されたスタックアクセス機能しかもたない
ターゲットｃＰＵに対してもアプリケーションプログラ
ムの再開を任意のアドレスから行えるインサーキットエ
ミュレータ制御装置を得ることを目的とする。
もので、制限されたスタックアクセス機能しかもたない
ターゲットｃＰＵに対してもアプリケーションプログラ
ムの再開を任意のアドレスから行えるインサーキットエ
ミュレータ制御装置を得ることを目的とする。
この発明に係るインサーキットエミュレータ制御装置は
ターゲットＣＰυからの予め決定した特定の命令アドレ
スを検出する手段、このアドレス検出後にターゲットＣ
Ｐ Ｕ Ｉｌｌに、ターゲット０１０口）自身の出力す
る命令アドレスを無視して、予め決定した別の命令アド
レスから命令をフェッチさせる手段、ターゲットＣＰυ
の動作中にその動作をさまたげることなく命令メモリの
一部にターゲットＣＰυの命令フォーマットに従って作
成された命令を書き込む手段及び書き込んだ命令をター
ゲットＣＰＵに実行させる手段を備えたものである。
ターゲットＣＰυからの予め決定した特定の命令アドレ
スを検出する手段、このアドレス検出後にターゲットＣ
Ｐ Ｕ Ｉｌｌに、ターゲット０１０口）自身の出力す
る命令アドレスを無視して、予め決定した別の命令アド
レスから命令をフェッチさせる手段、ターゲットＣＰυ
の動作中にその動作をさまたげることなく命令メモリの
一部にターゲットＣＰυの命令フォーマットに従って作
成された命令を書き込む手段及び書き込んだ命令をター
ゲットＣＰＵに実行させる手段を備えたものである。
この発明におけるインサーキットエミュレータ制御装置
はターゲットＣＰｕが制御用ＣＰｕの指示を受けてリタ
ーン命令を実行する際に、スタックから読み出して出力
する戻り先アドレスを無視して、予め規定された別のア
ドレスから予め１き込まれた任意のアドレスへの分岐命
令を読み出して、それを実行することができ、これによ
りターゲットＣＰυはスコツクに格納された戻り先アド
レスを読み捨てると共に、任意のアドレスからアプリケ
ーションプログラムの実行が再開可能な作用を有する。
はターゲットＣＰｕが制御用ＣＰｕの指示を受けてリタ
ーン命令を実行する際に、スタックから読み出して出力
する戻り先アドレスを無視して、予め規定された別のア
ドレスから予め１き込まれた任意のアドレスへの分岐命
令を読み出して、それを実行することができ、これによ
りターゲットＣＰυはスコツクに格納された戻り先アド
レスを読み捨てると共に、任意のアドレスからアプリケ
ーションプログラムの実行が再開可能な作用を有する。
以下、この発明の一実施例を図について説明する。第１
図１こおいて、＋１１はＩＣＥがターゲットとしている
ＣＰＵ、＋２１はスタックポインタ（ｓｐ）。
図１こおいて、＋１１はＩＣＥがターゲットとしている
ＣＰＵ、＋２１はスタックポインタ（ｓｐ）。
（３）はプログラムカウンタ（ＰＣ）、＋４１はスタッ
クメモリ、（５）は命令メモリで（５ａ）はモニタ用メ
モリ、（ｓｂ）はアプリケーション用メモリ、（６）は
ＩｃＥ全体を制御するＣＰＵ、＋７）はターゲットＣＰ
ｕ（１）からの特定のアドレス出力を検出するアドレス
検出回路、（８）はアドレス検出回路（７）の指示によ
りターゲットＣＰ Ｕ １１１の出力するアドレスを一
定の期間保持して、そのアドレスをターゲットＣＰ Ｕ
１１１の出力するアドレスの代りに命令メモリ（５）
に供給するアドレスラッチ、（９）はターゲットＣＰｕ
電！）の動作中に制御用ＣＰｕ（６）から口き込めて、
かつターゲットＣＰ Ｕ １１１の命令メモリ空間にも
マツピングされ、その内容をターゲットＣＰ Ｕ １１
１が読み出して命令として実行できる分岐命令用レジス
タである。
クメモリ、（５）は命令メモリで（５ａ）はモニタ用メ
モリ、（ｓｂ）はアプリケーション用メモリ、（６）は
ＩｃＥ全体を制御するＣＰＵ、＋７）はターゲットＣＰ
ｕ（１）からの特定のアドレス出力を検出するアドレス
検出回路、（８）はアドレス検出回路（７）の指示によ
りターゲットＣＰ Ｕ １１１の出力するアドレスを一
定の期間保持して、そのアドレスをターゲットＣＰ Ｕ
１１１の出力するアドレスの代りに命令メモリ（５）
に供給するアドレスラッチ、（９）はターゲットＣＰｕ
電！）の動作中に制御用ＣＰｕ（６）から口き込めて、
かつターゲットＣＰ Ｕ １１１の命令メモリ空間にも
マツピングされ、その内容をターゲットＣＰ Ｕ １１
１が読み出して命令として実行できる分岐命令用レジス
タである。
次に動作について第２図に示すフローチャートを参照し
ながら説明する。この実施例において。
ながら説明する。この実施例において。
ターゲットＣＰ Ｕ ＩＩＩは見かけ上１命令１マシン
サイクルで動作するが１分岐命令実行後のみ自動的に１
マシンサイクル分のＮＯＰサイクルが挿入される。また
、以下の説明はスタックには戻り先番地としてアドレス
Ｍが格納されている状況でアプリケーションプログラム
の再開をＭ番地からでなくＸ番地から行う場合について
行う。
サイクルで動作するが１分岐命令実行後のみ自動的に１
マシンサイクル分のＮＯＰサイクルが挿入される。また
、以下の説明はスタックには戻り先番地としてアドレス
Ｍが格納されている状況でアプリケーションプログラム
の再開をＭ番地からでなくＸ番地から行う場合について
行う。
第２図において、まずステップ＋１１では制御用ｃ ｐ
ｕ ｔａ）がＸ番地への無条件分岐命令ジャンプＸを
ターゲットＣＰ Ｕ ＩＩＩの命令フォーマットで作成
し分岐命令レジスタ（９）に格納する。命令メモリ空間
のアドレスとそこに格納された命令の対応を第３図に示
す。この図に示すように分岐命令用レジスタ＋９１は制
御用ＣＰ Ｕ １６＋からアクセスできるだけでなくタ
ーゲットＣＰ Ｕ ｏｒの命令メモリ空間のＡ＋１番地
にも割り付けられており、ターゲットＣＰ Ｕ ＩＩＩ
はアドレスＡ＋１を出力することでジャンプＸをフェッ
チし、実行することができる。制御用ｃｐυ（６）は無
条件分岐命令の格納が終了した後、ターゲットＣＰ Ｕ
１１１に別に設けた通信用フラグによりリターン命令
の実行を指示する。
ｕ ｔａ）がＸ番地への無条件分岐命令ジャンプＸを
ターゲットＣＰ Ｕ ＩＩＩの命令フォーマットで作成
し分岐命令レジスタ（９）に格納する。命令メモリ空間
のアドレスとそこに格納された命令の対応を第３図に示
す。この図に示すように分岐命令用レジスタ＋９１は制
御用ＣＰ Ｕ １６＋からアクセスできるだけでなくタ
ーゲットＣＰ Ｕ ｏｒの命令メモリ空間のＡ＋１番地
にも割り付けられており、ターゲットＣＰ Ｕ ＩＩＩ
はアドレスＡ＋１を出力することでジャンプＸをフェッ
チし、実行することができる。制御用ｃｐυ（６）は無
条件分岐命令の格納が終了した後、ターゲットＣＰ Ｕ
１１１に別に設けた通信用フラグによりリターン命令
の実行を指示する。
次にステップ２で制御用ＣＰ Ｕ （６１の指示に従い
ターゲット ＣＰ Ｕ １１１が予めＡ番地に格納され
ているモニタプログラム最後のリターン命令を実行する
。第４図はターゲットＣＰυ…がフェッチする命令と各
部の出力信号をターゲット ＣＰ Ｌｌ １１１のマシ
ンサイクル毎に示すものである。第４図のマシンサイク
ル１でアドレスＡを出力してリターン命令をフェッチし
たターゲットＣＰ Ｕ ＩＩＩは次のマシンサイクル２
をＮＯＰサイクルとしここでは命令をフェッチしないが
アドレス出力としてはＡ＋１を出力する。またリターン
命令を実行したターゲットｃ ｐ ｕ ｔｕはＳ Ｐ
（２１を−１すると同時にスタック（４）から読み出し
た戻り先アドレスＭをＰ Ｃ＋３１に格納する。次にス
テップ（３１では第４図のマシンサイクル２でターゲッ
トＣＰ Ｕ １１１が出力したアドレスＡ＋１をコンパ
レータで構成されたアドレス検出回路（７）が検出する
。アドレス検出回路（７）は検出後、直ちに検出信号を
立ち上げ第４図に示すように次のマシンサイクル（この
例ではマシンサイクル３）の終了時までこの信号を持続
する。
ターゲット ＣＰ Ｕ １１１が予めＡ番地に格納され
ているモニタプログラム最後のリターン命令を実行する
。第４図はターゲットＣＰυ…がフェッチする命令と各
部の出力信号をターゲット ＣＰ Ｌｌ １１１のマシ
ンサイクル毎に示すものである。第４図のマシンサイク
ル１でアドレスＡを出力してリターン命令をフェッチし
たターゲットＣＰ Ｕ ＩＩＩは次のマシンサイクル２
をＮＯＰサイクルとしここでは命令をフェッチしないが
アドレス出力としてはＡ＋１を出力する。またリターン
命令を実行したターゲットｃ ｐ ｕ ｔｕはＳ Ｐ
（２１を−１すると同時にスタック（４）から読み出し
た戻り先アドレスＭをＰ Ｃ＋３１に格納する。次にス
テップ（３１では第４図のマシンサイクル２でターゲッ
トＣＰ Ｕ １１１が出力したアドレスＡ＋１をコンパ
レータで構成されたアドレス検出回路（７）が検出する
。アドレス検出回路（７）は検出後、直ちに検出信号を
立ち上げ第４図に示すように次のマシンサイクル（この
例ではマシンサイクル３）の終了時までこの信号を持続
する。
次にステップ４ではアドレスラッチ（８）がアドレスＡ
＋１をラッチする。アドレスラッチ（８）はアドレス検
出回路（７］の検出信号により制御されており。
＋１をラッチする。アドレスラッチ（８）はアドレス検
出回路（７］の検出信号により制御されており。
第４図に示すようにマシンサイクル２でアドレスＡ＋１
をラッチした後、これをマシンサイクル３でも保持する
。次にステップ５ではターゲットＣＰ Ｕ ＩｌｌがＡ
＋１番地の無条件分岐命令ジャンプＸをフェッチし実行
する。第４図に示すようにターゲットＣＰ Ｕ ＩＩＩ
はマシンサイクル３で、マシンサイクル１で７エツチし
たリターン命令の実行結・果として戻り先アドレスＭを
出力するが、このときアドレスラッチ（８）がアドレス
Ａ＋１を出力している為ターゲットＣＰ Ｕ ＩＩＩは
アドレスＡ＋１の分岐命令用レジスタ（９）をアクセス
し、ステップ１１１で制御用ＣＰ Ｕ １６１が格納し
たジャンプＸをフェッチし実行する。マシンサイクル４
でターゲットＣＰＵ１１）はアドレスＭ＋１を出力し、
スルー状態になったアドレスラッチ（８）もアドレスＭ
＋１を出力するがターゲットＣＰυ１１）にとってこの
マシンサイクルはＮＯＰサイクルでありアドレスＭ＋ｌ
に格納された命令はフェッチされない。
をラッチした後、これをマシンサイクル３でも保持する
。次にステップ５ではターゲットＣＰ Ｕ ＩｌｌがＡ
＋１番地の無条件分岐命令ジャンプＸをフェッチし実行
する。第４図に示すようにターゲットＣＰ Ｕ ＩＩＩ
はマシンサイクル３で、マシンサイクル１で７エツチし
たリターン命令の実行結・果として戻り先アドレスＭを
出力するが、このときアドレスラッチ（８）がアドレス
Ａ＋１を出力している為ターゲットＣＰ Ｕ ＩＩＩは
アドレスＡ＋１の分岐命令用レジスタ（９）をアクセス
し、ステップ１１１で制御用ＣＰ Ｕ １６１が格納し
たジャンプＸをフェッチし実行する。マシンサイクル４
でターゲットＣＰＵ１１）はアドレスＭ＋１を出力し、
スルー状態になったアドレスラッチ（８）もアドレスＭ
＋１を出力するがターゲットＣＰυ１１）にとってこの
マシンサイクルはＮＯＰサイクルでありアドレスＭ＋ｌ
に格納された命令はフェッチされない。
最後にステップ６ではターゲットＣＰ Ｕ １１１がＸ
番地のアプリケーションプログラムの命令をフェッチし
実行する。第４図のマシンサイクル５ではターゲットＣ
Ｐ Ｕ １１１はマシンサイクル３でフェッチしたジャ
ンプＸ命令の実行結果としてアドレスＸを出力し、アド
レスラッチ（８）もスルー状態でアドレスＸを出力する
為、第３図に示すように命令メモリのＸ番地に格納され
たＡＤＤ命令がフェッチされる。
番地のアプリケーションプログラムの命令をフェッチし
実行する。第４図のマシンサイクル５ではターゲットＣ
Ｐ Ｕ １１１はマシンサイクル３でフェッチしたジャ
ンプＸ命令の実行結果としてアドレスＸを出力し、アド
レスラッチ（８）もスルー状態でアドレスＸを出力する
為、第３図に示すように命令メモリのＸ番地に格納され
たＡＤＤ命令がフェッチされる。
以上の手順により、上記実施例において、スタック（４
）に蓄えられた戻り先アドレスＭを読み捨てるとともに
Ｘ番地へ実行制御を移すことができる。
）に蓄えられた戻り先アドレスＭを読み捨てるとともに
Ｘ番地へ実行制御を移すことができる。
またアプリケーションプログラムの実行再開アドレスは
分岐命令用レジスタ（９）に格納する無条件分岐命令を
変更すること−こより容易に変更できる。
分岐命令用レジスタ（９）に格納する無条件分岐命令を
変更すること−こより容易に変更できる。
以上のようにこの発明の要点は各手段の組合せ方にあり
、各手段の実現方式は特に規定しない。
、各手段の実現方式は特に規定しない。
例えば上記実施例ではアドレスラッチ（８）によってタ
ーゲットＣＰ Ｕ １１１の出力したアドレスを保持さ
せて分岐命令用レジスタ（９）をアクセスする為のアド
レスとしているが、第６図に示すようにアドレスラッチ
（８）の位置にセレクタＱ〔を設け、予め設定した固定
値をこのセレクタＱＱに入力させるものや。
ーゲットＣＰ Ｕ １１１の出力したアドレスを保持さ
せて分岐命令用レジスタ（９）をアクセスする為のアド
レスとしているが、第６図に示すようにアドレスラッチ
（８）の位置にセレクタＱ〔を設け、予め設定した固定
値をこのセレクタＱＱに入力させるものや。
第１図に示すようにレジスタＩｉＤを別個に設け、任意
のアドレスを与えることもできる。
のアドレスを与えることもできる。
また制御用ＣＰ Ｕ １６＋から分岐命令を書き込む手
段として分岐命令用レジスタ（９）を設けたが、ターゲ
ットＣＰ Ｕ ＩＩＩの動作中に制御用ＣＰｕ（６）か
らの書き込みが行えれば別の溝成でもよい。さらに上記
実施例ではターゲット ＣＰ Ｕ ＩＩＩが自身の命令
メモリへの書き込みを行えないことを想定して、制御用
ＣＰ Ｕ １６１が分岐命令の書き込みを行っているが
、これをターゲットＣＰ Ｕ Ｉｌ＋自身が制御用ＣＰ
Ｕ（６（の指示を受けて、モニタプログラムにより行っ
てもよい。
段として分岐命令用レジスタ（９）を設けたが、ターゲ
ットＣＰ Ｕ ＩＩＩの動作中に制御用ＣＰｕ（６）か
らの書き込みが行えれば別の溝成でもよい。さらに上記
実施例ではターゲット ＣＰ Ｕ ＩＩＩが自身の命令
メモリへの書き込みを行えないことを想定して、制御用
ＣＰ Ｕ １６１が分岐命令の書き込みを行っているが
、これをターゲットＣＰ Ｕ Ｉｌ＋自身が制御用ＣＰ
Ｕ（６（の指示を受けて、モニタプログラムにより行っ
てもよい。
さらにまた制御用ＣＰ Ｕ １６１とターゲットＣＰＵ
ｌ１ｌの通信手段もフラグレジスタによる方法に限らな
い。
ｌ１ｌの通信手段もフラグレジスタによる方法に限らな
い。
以上のようにこの発明によればスタックに対するアクセ
スがターゲットＣＰ Ｕ ＋ｔ＋からのみ可能で。
スがターゲットＣＰ Ｕ ＋ｔ＋からのみ可能で。
かつ割り込み処理動作及びリターン動作に付随してのみ
可能な場合でも、アプリケーションプログラムの再開を
任意のアドレスから行うことができる。
可能な場合でも、アプリケーションプログラムの再開を
任意のアドレスから行うことができる。
第１図はこの発明の一実ね例によるインサーキットエミ
ュレータ制御装置の構成図、第２図はこの発明の動作手
順を示すフローチャート、第３図はこの発明のプログラ
ムメモリのアドレスとそこに格納された命令の対応を示
す図、第４図はこの発明のターゲットＣＰＵがフェッチ
する命令と各部の出力信号を示すタイミングチャート、
第５図は従来のインサーキットエミュレータ制御装置の
構成図、第６図はこの発明の他の実施例を示す部分構成
図、第１図はこの発明のさらに他の実施例を示す部分構
成図である。 図において、１１１はターゲットＣＰＵ、＋４１はスタ
ックメモリ、（５）は命令メモリ、（６）は制御用ｃｐ
ｕ。 ＋７）はアドレス検出回路、（８）はアドレスラッチ、
（９）は分岐命令用アドレスである。 なお図中、同一符号は同−又は相当部分を示す。
ュレータ制御装置の構成図、第２図はこの発明の動作手
順を示すフローチャート、第３図はこの発明のプログラ
ムメモリのアドレスとそこに格納された命令の対応を示
す図、第４図はこの発明のターゲットＣＰＵがフェッチ
する命令と各部の出力信号を示すタイミングチャート、
第５図は従来のインサーキットエミュレータ制御装置の
構成図、第６図はこの発明の他の実施例を示す部分構成
図、第１図はこの発明のさらに他の実施例を示す部分構
成図である。 図において、１１１はターゲットＣＰＵ、＋４１はスタ
ックメモリ、（５）は命令メモリ、（６）は制御用ｃｐ
ｕ。 ＋７）はアドレス検出回路、（８）はアドレスラッチ、
（９）は分岐命令用アドレスである。 なお図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 予め決定したターゲットＣＰＵの特定の命令アドレス出
力を検出する手段と、この特定命令アドレス出力検出時
、ターゲットＣＰＵにターゲットＣＰＵの出力する命令
アドレスを無視して、予め決定した別の命令アドレスか
ら命令をフェッチさせる手段と、ターゲットＣＰＵの動
作中に命令メモリの一部にターゲットＣＰＵの命令フォ
ーマットに従つて作成された命令を書き込む手段と、書
き込んだ命令をターゲットＣＰＵに実行させる手段とを
備えたことを特徴とするインサーキツトエミユレータ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288055A JPH02133833A (ja) | 1988-11-15 | 1988-11-15 | インサーキツトエミユレータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288055A JPH02133833A (ja) | 1988-11-15 | 1988-11-15 | インサーキツトエミユレータ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133833A true JPH02133833A (ja) | 1990-05-23 |
Family
ID=17725256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288055A Pending JPH02133833A (ja) | 1988-11-15 | 1988-11-15 | インサーキツトエミユレータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119004A (en) * | 1996-09-25 | 2000-09-12 | Matsushita Electric Industrial Co., Ltd. | Base station equipment for mobile communication |
| JP2005129041A (ja) * | 2003-10-01 | 2005-05-19 | Toshiba Corp | マイクロコンピュータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605535B2 (ja) * | 1980-11-25 | 1985-02-12 | 日本化学工業株式会社 | 無機ガラス質発泡体の製造法 |
-
1988
- 1988-11-15 JP JP63288055A patent/JPH02133833A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605535B2 (ja) * | 1980-11-25 | 1985-02-12 | 日本化学工業株式会社 | 無機ガラス質発泡体の製造法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119004A (en) * | 1996-09-25 | 2000-09-12 | Matsushita Electric Industrial Co., Ltd. | Base station equipment for mobile communication |
| JP2005129041A (ja) * | 2003-10-01 | 2005-05-19 | Toshiba Corp | マイクロコンピュータ |
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