JPS61211745A - マイクロコンピュ−タ - Google Patents
マイクロコンピュ−タInfo
- Publication number
- JPS61211745A JPS61211745A JP5265685A JP5265685A JPS61211745A JP S61211745 A JPS61211745 A JP S61211745A JP 5265685 A JP5265685 A JP 5265685A JP 5265685 A JP5265685 A JP 5265685A JP S61211745 A JPS61211745 A JP S61211745A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- output
- inverter
- signal
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に新規なその
割込制御回路を提案するものである。
割込制御回路を提案するものである。
同一コードにて指定されるレジスタの２つを切換信号を
与えることにより選択的に使用する技術がある。両レジ
スタは同一コードで指定され、切換ａ８によって使い別
けらね、るので恰も紙の表裏のようＶＣ＠做せる処から
一方全フオアグラウンドレジスタ、他方をバックグラウ
ンドレジスタと称している。
与えることにより選択的に使用する技術がある。両レジ
スタは同一コードで指定され、切換ａ８によって使い別
けらね、るので恰も紙の表裏のようＶＣ＠做せる処から
一方全フオアグラウンドレジスタ、他方をバックグラウ
ンドレジスタと称している。
これら両レジスタを、常時はフォアグラクンドレジスタ
が用いられ、特別な命令を与えたときに前記切換信号を
発生させてバックグラウンドレジスタを指定するように
なすことが考えられる。この命令、ＢＡＮＫ命令が実行
されている間にマイクロコンピュータの内部又は外部を
原因とする割込が発生すると次に割込処理が行われるこ
とＫなる。
が用いられ、特別な命令を与えたときに前記切換信号を
発生させてバックグラウンドレジスタを指定するように
なすことが考えられる。この命令、ＢＡＮＫ命令が実行
されている間にマイクロコンピュータの内部又は外部を
原因とする割込が発生すると次に割込処理が行われるこ
とＫなる。
そうするとＢＡＮＫ命令［工ってバックグラウンドレジ
スタが指定されたままの状態となり爾後の処理に不都合
を生じることがある。
スタが指定されたままの状態となり爾後の処理に不都合
を生じることがある。
本発明はこのような不都合を解消するためになさｆｌ、
７’（ものであって割込処理を、ＢＡＮＫ命令に続く命
令であって、バックグラウンドレジスタに対する書込、
脱出等を指令する命令の実行終了を待って行わせること
としたものである。
７’（ものであって割込処理を、ＢＡＮＫ命令に続く命
令であって、バックグラウンドレジスタに対する書込、
脱出等を指令する命令の実行終了を待って行わせること
としたものである。
本発明に係るマイクロコンピュータはバッククラウンド
レジスタを指定する第１命令の実行中に、その内部又は
外部からの割込が発生した場合に、前記第１命令に続く
第２命令のｙ行終了迄割込を保留させる構成としたこと
を特徴とする。
レジスタを指定する第１命令の実行中に、その内部又は
外部からの割込が発生した場合に、前記第１命令に続く
第２命令のｙ行終了迄割込を保留させる構成としたこと
を特徴とする。
以下本発明をその夫施例を示す図面に基いて詳述する。
第１図は本発明のマイクロコンピュータの要部たる割込
実行制御信号作成４回路のロジック図である。
実行制御信号作成４回路のロジック図である。
ＢＡＮＫ命令を実行することによって発生するＢＡＮＫ
信号１３ＡＮＫを入力とするインバータ１の出力と、割
込要求信号ＩＲＱと、この回路で作成すべき割込実行制
御信号ＩＥＣを入力と子るインバータ２の出力とを３人
力とする３人力ＡＮＤゲート３の出力′＆：第１クロッ
ク０１にで駆動さね、るクロックドインバータ４に与え
、その出力を第２クロツクＣＬ２にて駆動きれるクロッ
クドインバータ５に与え、このクロックドインバータ５
の出力ｆ信号ＩＥＣとして図示しないプロセッサ部へ与
えるべくなしである。
信号１３ＡＮＫを入力とするインバータ１の出力と、割
込要求信号ＩＲＱと、この回路で作成すべき割込実行制
御信号ＩＥＣを入力と子るインバータ２の出力とを３人
力とする３人力ＡＮＤゲート３の出力′＆：第１クロッ
ク０１にで駆動さね、るクロックドインバータ４に与え
、その出力を第２クロツクＣＬ２にて駆動きれるクロッ
クドインバータ５に与え、このクロックドインバータ５
の出力ｆ信号ＩＥＣとして図示しないプロセッサ部へ与
えるべくなしである。
第２図はこの回路の動作説明のためのタイムチャートで
ある。
ある。
タロツクＣＬ２はその立」ユリにて命令実行サイクルの
始点を、クロックＣＬ ｉまその立下りにて同終点を規
定する。いまＢＡＮＫ命令がサイクルＴ１にて実行さｎ
たものとすると第２図（ハ）に）に示す工うｒＢＡＮＫ
がハイレベルとなり、インバータ１出力、つ−ｉ リＢ
ＡＮＫがローレベルと々る。このため当該サイクルＴｌ
において割込要求があって信号ＩＲＱがハイレベルとな
っていても＠２図（力に示すように出力の信号ＩＥｃは
ローレベルのままである。サイクルＴ２に入りＢＡＮＫ
がハイレベルＶＣするとＡＮＤＮ−ゲート３０力がハイ
レベルとなって第２図（ト）に示すようにこのゲート３
の出力ハハイレベ／Ｌ／ トなる。従ってサイクルＴ２
のタロツクＣＬ１２＆びサイクルＴ３のクロックＣＬ
２ＶＣてこ力、がインバータ５の出力側に現れるので、
その結果信号ＩＥＣはサイクルＴ３ Ｋてハイレベルと
なる。
始点を、クロックＣＬ ｉまその立下りにて同終点を規
定する。いまＢＡＮＫ命令がサイクルＴ１にて実行さｎ
たものとすると第２図（ハ）に）に示す工うｒＢＡＮＫ
がハイレベルとなり、インバータ１出力、つ−ｉ リＢ
ＡＮＫがローレベルと々る。このため当該サイクルＴｌ
において割込要求があって信号ＩＲＱがハイレベルとな
っていても＠２図（力に示すように出力の信号ＩＥｃは
ローレベルのままである。サイクルＴ２に入りＢＡＮＫ
がハイレベルＶＣするとＡＮＤＮ−ゲート３０力がハイ
レベルとなって第２図（ト）に示すようにこのゲート３
の出力ハハイレベ／Ｌ／ トなる。従ってサイクルＴ２
のタロツクＣＬ１２＆びサイクルＴ３のクロックＣＬ
２ＶＣてこ力、がインバータ５の出力側に現れるので、
その結果信号ＩＥＣはサイクルＴ３ Ｋてハイレベルと
なる。
こ７１．ＶＣ工りＢＡＮＫ命令の次の、バックグラウン
ドレジスタに対する書込、読出等を意味する命令はサイ
クル′ｒ２にて実行され、それが終了したサイクルＴ３
にで割込が実行さ力、ることになる。
ドレジスタに対する書込、読出等を意味する命令はサイ
クル′ｒ２にて実行され、それが終了したサイクルＴ３
にで割込が実行さ力、ることになる。
以上のように本発明によハ、ば本来連続的に実行さｊる
べき命令、つ捷りバックグラウンドレジスタを指定する
Ｂ Ａ Ｎ Ｋ命令と、指定したパックグラウンドレジ
スタに関する処理の命令（書込命令。
べき命令、つ捷りバックグラウンドレジスタを指定する
Ｂ Ａ Ｎ Ｋ命令と、指定したパックグラウンドレジ
スタに関する処理の命令（書込命令。
読出命令等）が割込処理に先立って実行されるので前述
の如き不都合がなくなり、円滑な処理が可能となる。
の如き不都合がなくなり、円滑な処理が可能となる。
第１図は不発（７）のマイクロコンピュータの要部たる
割込実行制御＠号作成回路のロジック図、第２図はその
動作説明のためのタイムチャートである。 １．２・・・インバータ ３・・・ＡＮＤゲート ４．
５・・・クロックドインバータ
割込実行制御＠号作成回路のロジック図、第２図はその
動作説明のためのタイムチャートである。 １．２・・・インバータ ３・・・ＡＮＤゲート ４．
５・・・クロックドインバータ
Claims (1)
- １、バックグラウンドレジスタの指定を行えるようにし
たマイクロコンピュータにおいて、バックグラウンドレ
ジスタを指定する第１命令の実行中に、その内部又は外
部からの割込が発生した場合に、前記第１命令に続く第
２命令の実行終了迄割込を保留させる構成としたことを
特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265685A JPS61211745A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265685A JPS61211745A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211745A true JPS61211745A (ja) | 1986-09-19 |
| JPH0452972B2 JPH0452972B2 (ja) | 1992-08-25 |
Family
ID=12920899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5265685A Granted JPS61211745A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197285A (ja) * | 1986-12-22 | 1988-08-16 | ゼネラル・エレクトリック・カンパニイ | ハイブリッド形割込み処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720864A (en) * | 1980-07-11 | 1982-02-03 | Hitachi Ltd | Vector processor |
-
1985
- 1985-03-15 JP JP5265685A patent/JPS61211745A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720864A (en) * | 1980-07-11 | 1982-02-03 | Hitachi Ltd | Vector processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197285A (ja) * | 1986-12-22 | 1988-08-16 | ゼネラル・エレクトリック・カンパニイ | ハイブリッド形割込み処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452972B2 (ja) | 1992-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |