JPS61286937A - デバッグ可能な情報処理装置 - Google Patents
デバッグ可能な情報処理装置Info
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- JPS61286937A JPS61286937A JP60129284A JP12928485A JPS61286937A JP S61286937 A JPS61286937 A JP S61286937A JP 60129284 A JP60129284 A JP 60129284A JP 12928485 A JP12928485 A JP 12928485A JP S61286937 A JPS61286937 A JP S61286937A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は開発した複数個の中央処理装置をもつ計算機シ
ステム用プログラムのデバッキングを短時間で効率的に
行ない得る高速デバッグ可能な情報処理装置に関する。
ステム用プログラムのデバッキングを短時間で効率的に
行ない得る高速デバッグ可能な情報処理装置に関する。
（従来の技術）
複数の中央処理装置をもりたマルチプロセッサ計算機シ
ステムにおける情報処理用プログラムの開発作業は、オ
ペレータ・プログラムにより一つの中央処理装置をデバ
ッグ状態に、また、他の中央処理装置をタスク実行状態
においてデバッキングするのが通常である。このデバッ
グ方法は経済的なので最も一般的な方法として広く用い
られている。
ステムにおける情報処理用プログラムの開発作業は、オ
ペレータ・プログラムにより一つの中央処理装置をデバ
ッグ状態に、また、他の中央処理装置をタスク実行状態
においてデバッキングするのが通常である。このデバッ
グ方法は経済的なので最も一般的な方法として広く用い
られている。
（発明が解決しようとする問題点）
しかし、この方法によると、中央処理装置の何れをデバ
ッグ状態とし何れをタスク実行状態とするかは全てオペ
レータの判断にかかり、オペレー １りの予
想によりデバッグ作業が進行することとなるので、デバ
ッグ状態にある中央処理装置と他の中央処理装置との間
の連携動作が必ずしも充分でなく、停止状態におくべき
ものもタスク実行状態におくなどの所謂同時ハズレ現象
が生じ、作業終了までに時間がかかりすぎる欠点を有す
る。
ッグ状態とし何れをタスク実行状態とするかは全てオペ
レータの判断にかかり、オペレー １りの予
想によりデバッグ作業が進行することとなるので、デバ
ッグ状態にある中央処理装置と他の中央処理装置との間
の連携動作が必ずしも充分でなく、停止状態におくべき
ものもタスク実行状態におくなどの所謂同時ハズレ現象
が生じ、作業終了までに時間がかかりすぎる欠点を有す
る。
（発明の目的）
本発明の目的は、上記の状況に鑑み、複数個の中央処理
装置をもつ計算機用として開発した情報処理用プログラ
ムを迅速にデバッキングし得る情報処理装置を提供する
ことである。
装置をもつ計算機用として開発した情報処理用プログラ
ムを迅速にデバッキングし得る情報処理装置を提供する
ことである。
（発明の構成）
本発明の情報処理装置は、中央処理装置と、オペレータ
・プログラムの割込み指示に従い前記中央処理装置にデ
バック対象プルグラムのデバッキングを実行せしめるデ
バック用ブレーク手段と、前記中央処理装置から出力さ
れる割込み認知信号およびインターラップト・リターン
信号にそれぞれ応答して互いに異なるレベルの２つの信
号を他の中央処理装置の停止および起動のための状態設
定信号としてそれぞれ出力する外部中央処理装置状態設
定信号発生手段と、前記中央処理装置に外部から入力す
る前記外部中央処理装置状態設定信号の異なる２つのレ
ベルにそれぞれ応答して中央処理装置を停止または起動
せしめる中央処理装置状態設定手段をそれぞれ備える複
数個の半導体装置によるシステム構成を含む。
・プログラムの割込み指示に従い前記中央処理装置にデ
バック対象プルグラムのデバッキングを実行せしめるデ
バック用ブレーク手段と、前記中央処理装置から出力さ
れる割込み認知信号およびインターラップト・リターン
信号にそれぞれ応答して互いに異なるレベルの２つの信
号を他の中央処理装置の停止および起動のための状態設
定信号としてそれぞれ出力する外部中央処理装置状態設
定信号発生手段と、前記中央処理装置に外部から入力す
る前記外部中央処理装置状態設定信号の異なる２つのレ
ベルにそれぞれ応答して中央処理装置を停止または起動
せしめる中央処理装置状態設定手段をそれぞれ備える複
数個の半導体装置によるシステム構成を含む。
（問題点を解決するための手段）
すなわち、本発明によれば、中央処理装置およびデバッ
グ用機能手段とを同一基板上に形成した半導体装置が、
開発したデバッグ対象プログラムの中央処理装置数に合
わせて複数個準備される。
グ用機能手段とを同一基板上に形成した半導体装置が、
開発したデバッグ対象プログラムの中央処理装置数に合
わせて複数個準備される。
ここで、半導体装置のそれぞれは、自身の中央処理装置
がデバッグ状態に入ったとき、割込み認知信号に応答す
る一つのレベル信号を言わばブレーク条件成立信号とし
て他の半導体装置に供給してこれら中央処理装置の全て
を一旦停止させ、また、デバッグ状態が解除されたとき
、インターラップト・リターン信号に応答する他の一つ
のレベル信号を言わばブレーク条件解除信号として同じ
く他の半導体装置に供給し、停止状態にあるこれらの中
央処理装置を起動し再び動作状態へと戻すようシステム
構成される。これらブレーク条件成車信号およびブレー
ク条件解除信号として他の中央処理装置をそれぞれ停止
および起動せしめる互いに異なるレベルの２つの信号を
含む外部中央処理装置状態設定信号は、割込み認知信号
およびインターラップト・リターン信号の否定信号をそ
れぞれセット入力およびリセット入力とするＲ−８テリ
ツブ・フロップの互端子出力で容易に発生し得る。また
、中央処理装置を停止せしめることなく動作をそのまま
継続させる場合には外部から入力する外部中央処理装置
状態信号と中央処理装置状態設定手段の間にマスク手段
を挿入して入力するこの停止レベル信号を非活性化し得
る。
がデバッグ状態に入ったとき、割込み認知信号に応答す
る一つのレベル信号を言わばブレーク条件成立信号とし
て他の半導体装置に供給してこれら中央処理装置の全て
を一旦停止させ、また、デバッグ状態が解除されたとき
、インターラップト・リターン信号に応答する他の一つ
のレベル信号を言わばブレーク条件解除信号として同じ
く他の半導体装置に供給し、停止状態にあるこれらの中
央処理装置を起動し再び動作状態へと戻すようシステム
構成される。これらブレーク条件成車信号およびブレー
ク条件解除信号として他の中央処理装置をそれぞれ停止
および起動せしめる互いに異なるレベルの２つの信号を
含む外部中央処理装置状態設定信号は、割込み認知信号
およびインターラップト・リターン信号の否定信号をそ
れぞれセット入力およびリセット入力とするＲ−８テリ
ツブ・フロップの互端子出力で容易に発生し得る。また
、中央処理装置を停止せしめることなく動作をそのまま
継続させる場合には外部から入力する外部中央処理装置
状態信号と中央処理装置状態設定手段の間にマスク手段
を挿入して入力するこの停止レベル信号を非活性化し得
る。
（作用）
本発明によれば、デバック状態に入った中央処理装置を
もつ半導体装置は、言わばブレーク条件の成立を宣言す
る一つのレベル信号と、また、デバック状態が解除され
たときは、同様にブレーク条件の解除を宣言する他の一
つのレベル信号をそれぞれ出力して、他の半導体装置の
中央処理装置を停止または再起動する。従って、デバッ
ク時における中央処理装置間のそれぞれの動作は一つの
システムとして完全に同期し、デバック作業は時間を浪
費することなく順序よく進行される。また更に、入力す
る外部中央処理装置状態設定信号に対するマスク手段お
よびアイドル・ステート段の挿入は、デバック作業のシ
ステム同期機能をより一層確実ならしめるよう作用する
。以下図面を参照して本発明の詳細な説明する。
もつ半導体装置は、言わばブレーク条件の成立を宣言す
る一つのレベル信号と、また、デバック状態が解除され
たときは、同様にブレーク条件の解除を宣言する他の一
つのレベル信号をそれぞれ出力して、他の半導体装置の
中央処理装置を停止または再起動する。従って、デバッ
ク時における中央処理装置間のそれぞれの動作は一つの
システムとして完全に同期し、デバック作業は時間を浪
費することなく順序よく進行される。また更に、入力す
る外部中央処理装置状態設定信号に対するマスク手段お
よびアイドル・ステート段の挿入は、デバック作業のシ
ステム同期機能をより一層確実ならしめるよう作用する
。以下図面を参照して本発明の詳細な説明する。
（実施例）
第１図は本発明における半導体装置の一実施例を示す回
路構成図である。本実施例の半導体装置１００は、中央
処理装置（以下ＣＰＵという）１と、デバック用ブレー
ク機能手段２と、異なる２つのレベル信号を含む外部Ｃ
ＰＵ状態設定信号ＢＯを出力するＲ−８７リツプ・フロ
ップ３と、他の半導体装置（図示しない）から入力する
外部ＣＰＵ状態設定信号ＢＯの異なる２つのレベルに応
答しＣＰＵＩを停止または起動の２つの状態に設定する
外部ＣＰＵ状態設定信号ＢＯ１およびそれに対するマス
ク手段をそれぞれ構成するＲ−Ｓフリップ・フロップ４
．２人力の論理積および論理和の各回路５，６を含む。
路構成図である。本実施例の半導体装置１００は、中央
処理装置（以下ＣＰＵという）１と、デバック用ブレー
ク機能手段２と、異なる２つのレベル信号を含む外部Ｃ
ＰＵ状態設定信号ＢＯを出力するＲ−８７リツプ・フロ
ップ３と、他の半導体装置（図示しない）から入力する
外部ＣＰＵ状態設定信号ＢＯの異なる２つのレベルに応
答しＣＰＵＩを停止または起動の２つの状態に設定する
外部ＣＰＵ状態設定信号ＢＯ１およびそれに対するマス
ク手段をそれぞれ構成するＲ−Ｓフリップ・フロップ４
．２人力の論理積および論理和の各回路５，６を含む。
ここで、Ｒ−８７リツプ・７０ツブ３は、ＣＰＵ１から
出力される割込み認知信号Ｐ＋およびインターラップト
・リターン信号Ｐａの否定信号ｐ！をそれぞれセット入
力およびリセット入力とし、出力端子互から他の半導体
装置へ外部ＣＰＵ状態設定信号ＢＯを出力するよう回路
接続される。すなわち、出力端子Ｑは、割込み認知信号
ｐ、およびインターラップト・リターン信号ｐ！にそれ
ぞれ応答して、ロー″′Ｌ”およびハイ＠Ｈ”の異なる
レベルの２つの信号を外部ＣＰＵ状態設定信号ＢＯとし
て出力するようレベル設定される。
出力される割込み認知信号Ｐ＋およびインターラップト
・リターン信号Ｐａの否定信号ｐ！をそれぞれセット入
力およびリセット入力とし、出力端子互から他の半導体
装置へ外部ＣＰＵ状態設定信号ＢＯを出力するよう回路
接続される。すなわち、出力端子Ｑは、割込み認知信号
ｐ、およびインターラップト・リターン信号ｐ！にそれ
ぞれ応答して、ロー″′Ｌ”およびハイ＠Ｈ”の異なる
レベルの２つの信号を外部ＣＰＵ状態設定信号ＢＯとし
て出力するようレベル設定される。
第２図は外部ＣＰＵ状態設定信号発生回路の一実施例を
示す回路構成図で、上記レベル設定動作をよ秒詳細に説
明する回路の一つである。１本実施例ではシングル・ス
テップのデバッキングが想定され、オペレータ・プログ
ラムにはシングル・ステップ用フラッグ７が設定される
。この７ラツグ７がメモリ・スタック内にセーブされＣ
ＰＵＩにセットされることによりて割込み信号ｐ１が発
生され、また、割込みプログラムの実行が終わったとき
インターラップト・リターン信号ｐｔがインエトラクシ
１ン・デコーダ８から発生される。ここで、一方の割込
み認知信号ｐｓはそのままＲ−Ｓフリップ・フロップ３
０セツト端子Ｓに導かれ、他方のインターラップト會す
ターン信号ｐ雪はフラッグ７をゲート信号とする２人力
否定論理積回路９で論理否定され、その否定信号ｐ、か
りセット端子Ｒに導かれる。この回路接続によると、割
込みがないときの割込み認知信号ｐ、および否定信号ｐ
、は何れもハイ＠Ｈ”レベルであるので、フリップ・フ
ロップ３の２つの入力端子には当初共にハイ１にルベル
の信号が入力される。従って、リセット端子ＲＫ外部か
らロー′″Ｌ＃レベルを与えてリセットすれば、割込み
がない状態における出力端子Ｑの出力レベルをノ・イ″
′Ｈ”に設定することができる。すなわち、ＣＰＵＩが
デバッグ対象プログラムの１命令に対してタスク実行状
態にある間、Ｒ−８−７リツプ・フロップ３の出力端子
Ｑからはハイ１Ｈ”レベルの外部ＣＰＵ状態設定信号Ｂ
Ｏが出力される。この状態でＣＰＵＩに割込みが行なわ
れロー”Ｌ＃レベルの割込ミ信号ｐ、でセット端子Ｓが
セットされると、出力端子Ｑはその出力をハイ１Ｈ”か
らロー″′Ｌ”に反転し、ついでオペレータ・プログラ
ムによるデバッキングの終了に伴ないインターラップト
・リターン（Ｆｌの否定信号ｐ、のロー”Ｌ＃レベルで
リセット端子Ｒがリセットされると、フリップ・フロッ
プ３の出力端子Ｑはその出力を再び反転し初期状態のハ
イ″′Ｈ”レベルに復帰する。かくして、この外部ＣＰ
Ｕ状態設定信号発生回路は、ＣＰＵ１がデバッグ対象プ
ログラムの１命令のタスク実行状態からオペレータ・プ
ログラムによるデバッグ状態に移行する際にはロー１Ｌ
”レベルの、また、逆にデバッグ状態からタスク実行状
態に移行する際にはハイ′″Ｈ＃レベルの外部ＣＰＵ状
態設定信号ＢＯをそｎぞれ発生する。
示す回路構成図で、上記レベル設定動作をよ秒詳細に説
明する回路の一つである。１本実施例ではシングル・ス
テップのデバッキングが想定され、オペレータ・プログ
ラムにはシングル・ステップ用フラッグ７が設定される
。この７ラツグ７がメモリ・スタック内にセーブされＣ
ＰＵＩにセットされることによりて割込み信号ｐ１が発
生され、また、割込みプログラムの実行が終わったとき
インターラップト・リターン信号ｐｔがインエトラクシ
１ン・デコーダ８から発生される。ここで、一方の割込
み認知信号ｐｓはそのままＲ−Ｓフリップ・フロップ３
０セツト端子Ｓに導かれ、他方のインターラップト會す
ターン信号ｐ雪はフラッグ７をゲート信号とする２人力
否定論理積回路９で論理否定され、その否定信号ｐ、か
りセット端子Ｒに導かれる。この回路接続によると、割
込みがないときの割込み認知信号ｐ、および否定信号ｐ
、は何れもハイ＠Ｈ”レベルであるので、フリップ・フ
ロップ３の２つの入力端子には当初共にハイ１にルベル
の信号が入力される。従って、リセット端子ＲＫ外部か
らロー′″Ｌ＃レベルを与えてリセットすれば、割込み
がない状態における出力端子Ｑの出力レベルをノ・イ″
′Ｈ”に設定することができる。すなわち、ＣＰＵＩが
デバッグ対象プログラムの１命令に対してタスク実行状
態にある間、Ｒ−８−７リツプ・フロップ３の出力端子
Ｑからはハイ１Ｈ”レベルの外部ＣＰＵ状態設定信号Ｂ
Ｏが出力される。この状態でＣＰＵＩに割込みが行なわ
れロー”Ｌ＃レベルの割込ミ信号ｐ、でセット端子Ｓが
セットされると、出力端子Ｑはその出力をハイ１Ｈ”か
らロー″′Ｌ”に反転し、ついでオペレータ・プログラ
ムによるデバッキングの終了に伴ないインターラップト
・リターン（Ｆｌの否定信号ｐ、のロー”Ｌ＃レベルで
リセット端子Ｒがリセットされると、フリップ・フロッ
プ３の出力端子Ｑはその出力を再び反転し初期状態のハ
イ″′Ｈ”レベルに復帰する。かくして、この外部ＣＰ
Ｕ状態設定信号発生回路は、ＣＰＵ１がデバッグ対象プ
ログラムの１命令のタスク実行状態からオペレータ・プ
ログラムによるデバッグ状態に移行する際にはロー１Ｌ
”レベルの、また、逆にデバッグ状態からタスク実行状
態に移行する際にはハイ′″Ｈ＃レベルの外部ＣＰＵ状
態設定信号ＢＯをそｎぞれ発生する。
第３図は上記外部ＣＰＵ状態設定信号発生回路のタイム
チャート図で、以上の回路動作をより一層理解し易い形
で表わしたものである。この際、クリップ・７０ツブ３
の各反転動作は各信号の立上抄で行なわれるよう設定さ
れる。
チャート図で、以上の回路動作をより一層理解し易い形
で表わしたものである。この際、クリップ・７０ツブ３
の各反転動作は各信号の立上抄で行なわれるよう設定さ
れる。
本発明の実施例では、ブレーク条件の成立を宣言する信
号にはロー″′Ｌ”レベルの、また、解除を宣言する信
号にはハイ″Ｈ＃レベルの外部ＣＰＵ状態設定信号ＢＯ
がそれぞれ使用され、他の半導体装置に出力してそれぞ
れのＣＰＵを停止または起動の状態に設定することがで
きる。この回路動作は第１図を用いてつぎのように説明
される。
号にはロー″′Ｌ”レベルの、また、解除を宣言する信
号にはハイ″Ｈ＃レベルの外部ＣＰＵ状態設定信号ＢＯ
がそれぞれ使用され、他の半導体装置に出力してそれぞ
れのＣＰＵを停止または起動の状態に設定することがで
きる。この回路動作は第１図を用いてつぎのように説明
される。
こζで、入力する外部ＣＰＵ状態設定信号ＢＯに対する
マスク回路を除いて考えると、この状態設定信号ＢＯは
ＣＰＵＩを停止／起動するよう機能する。従って、この
信号ＢＯがロー”Ｌ”であるとｐ、もロー＠″Ｌ＃とな
るのでＣＰＵ１は動作を停止し、また、ハイ＠Ｈ”であ
ると停止中であれば再起動される。
マスク回路を除いて考えると、この状態設定信号ＢＯは
ＣＰＵＩを停止／起動するよう機能する。従って、この
信号ＢＯがロー”Ｌ”であるとｐ、もロー＠″Ｌ＃とな
るのでＣＰＵ１は動作を停止し、また、ハイ＠Ｈ”であ
ると停止中であれば再起動される。
本発明によれば、入力する上記状態設定信号ＢＯのロー
”Ｌ”レベルを非活性し自己のＣＰＵを停止させること
なく動作をそのまま継続せしめることも可能である。こ
の場合には、上記状態設定信号ＢＯのロー″Ｌ”レベル
に対するマスクＮ路が挿入される。この回路動作は同じ
く第１図を用いてりぎのように説明できる。
”Ｌ”レベルを非活性し自己のＣＰＵを停止させること
なく動作をそのまま継続せしめることも可能である。こ
の場合には、上記状態設定信号ＢＯのロー″Ｌ”レベル
に対するマスクＮ路が挿入される。この回路動作は同じ
く第１図を用いてりぎのように説明できる。
ここで、Ｒ−８７リツプ・７０ツブ４は外部からのリセ
ット信号ｐ４でリセットされ、出力端子ＱおよびＱがロ
ー１Ｌ”レベルの信号ｐ６およびハイ″′Ｈ”レベルの
信号ｐ７をそれぞれ出力するよう初期状態が設定される
。この２つの信号ｐ６およびＰｙ″はタンデム接続され
た２人力論理和回路６および論理積回路５それぞれの一
人力となり、それぞれの入力信号を論理和および論理積
にゲートするよう機能する。従って、この初期状態では
、入力する状態設定信号ＢＯの異なる２つのレベルに応
答してこれと全く同一の異なる２つのレベル信号が２人
力論理和回路６から出力され、ＣＰＵ１が有する中央処
理装置状態設定手段へ入力されるよう構成されるので、
Ｒ−Ｓフリップ・フロップ４がこの初期状態を保持する
間は全くマスク機能をもたないより設定することができ
る。ついで、ＣＰＵＩからセット機能信号ｐｇを出力し
てＲ−８７リツプ・７０クプ５をセットし、信号ｐ−お
よびｐｔの各出力レベルをそれぞれ反転させる。
ット信号ｐ４でリセットされ、出力端子ＱおよびＱがロ
ー１Ｌ”レベルの信号ｐ６およびハイ″′Ｈ”レベルの
信号ｐ７をそれぞれ出力するよう初期状態が設定される
。この２つの信号ｐ６およびＰｙ″はタンデム接続され
た２人力論理和回路６および論理積回路５それぞれの一
人力となり、それぞれの入力信号を論理和および論理積
にゲートするよう機能する。従って、この初期状態では
、入力する状態設定信号ＢＯの異なる２つのレベルに応
答してこれと全く同一の異なる２つのレベル信号が２人
力論理和回路６から出力され、ＣＰＵ１が有する中央処
理装置状態設定手段へ入力されるよう構成されるので、
Ｒ−Ｓフリップ・フロップ４がこの初期状態を保持する
間は全くマスク機能をもたないより設定することができ
る。ついで、ＣＰＵＩからセット機能信号ｐｇを出力し
てＲ−８７リツプ・７０クプ５をセットし、信号ｐ−お
よびｐｔの各出力レベルをそれぞれ反転させる。
この状態では、論理積回路５および論理和回路６にろロ
ー”Ｌ”およびハイ″″Ｈ”の各レベル信号が一人力と
してそれぞれ入力される。従って、論理積回路５の出力
は入力する状態設定信号ＢＯのレベル如何にかかわらず
常にロー″′Ｌ”レベルとを抄、論理和回路６の出力は
ハイ１Ｈ”レベルとなる。すなわち、ＣＰＵＩの中央処
理装置状態設定手段には状態設定信号ＢＯのレベル如何
にかかわることなく常にハイ１Ｈ”レベルが入力される
ので、ＣＰＵＩは停止することなく動作をそのまま継続
し得る。この場合、７リツプ・フロップ４のリセット信
号ｐ４はｃｐｕｌのリセット信号を転用して用いること
ができ、またセット信号Ｐｓは入出力ボートの空き番地
内に格納したセット機能信号をＣＰＵＩから出力させる
ことによって得ることができる。これらは何れもオペレ
ータ・プログラムによりシステム制御され為。
ー”Ｌ”およびハイ″″Ｈ”の各レベル信号が一人力と
してそれぞれ入力される。従って、論理積回路５の出力
は入力する状態設定信号ＢＯのレベル如何にかかわらず
常にロー″′Ｌ”レベルとを抄、論理和回路６の出力は
ハイ１Ｈ”レベルとなる。すなわち、ＣＰＵＩの中央処
理装置状態設定手段には状態設定信号ＢＯのレベル如何
にかかわることなく常にハイ１Ｈ”レベルが入力される
ので、ＣＰＵＩは停止することなく動作をそのまま継続
し得る。この場合、７リツプ・フロップ４のリセット信
号ｐ４はｃｐｕｌのリセット信号を転用して用いること
ができ、またセット信号Ｐｓは入出力ボートの空き番地
内に格納したセット機能信号をＣＰＵＩから出力させる
ことによって得ることができる。これらは何れもオペレ
ータ・プログラムによりシステム制御され為。
以上の諸機能を備えた半導体装置１００の複数個が、開
発したデバッグ対象プログラムのＣＰＵ数に合わせてシ
ステム構成される。
発したデバッグ対象プログラムのＣＰＵ数に合わせてシ
ステム構成される。
第４図は本発明の一実施例を示すシステム構成図である
。本実施例ではＡ、ＢおよびＣで区別された３個の半導
体装置による構成が例示される。
。本実施例ではＡ、ＢおよびＣで区別された３個の半導
体装置による構成が例示される。
デバッグは半導体装置人で行なわれ、Ｒ−８７リツプ・
７０ツブ３からの外部ＣＰＵ状態設定信号ＢＯは、他の
半導体装置ＢおよびＣそれぞれ入力される。すなわち、
デバッグ状態およびこの解除状態に対応する２つの異な
るレベル信号が半導体装置ＡからＢおよびＣにそれぞれ
供給される。
７０ツブ３からの外部ＣＰＵ状態設定信号ＢＯは、他の
半導体装置ＢおよびＣそれぞれ入力される。すなわち、
デバッグ状態およびこの解除状態に対応する２つの異な
るレベル信号が半導体装置ＡからＢおよびＣにそれぞれ
供給される。
ここで、ハツチングした半導体装置Ｃはマスク回路が設
定されていることを表わしているので、半導体装置Ｂの
ＣＰＵＩが半導体装置ＡのＣＰＵＩがデバッグ対象プロ
グラムとオペレータ・プログラムとの間の移行を繰返す
毎に停止と起動の２つの状態をとるのに対し、半導体装
置Ｃのｃｐｔｒｌは全く動作状態を変えることなく、デ
ータ・パス１０との間にデータ１１のやりとりを継続し
得る。
定されていることを表わしているので、半導体装置Ｂの
ＣＰＵＩが半導体装置ＡのＣＰＵＩがデバッグ対象プロ
グラムとオペレータ・プログラムとの間の移行を繰返す
毎に停止と起動の２つの状態をとるのに対し、半導体装
置Ｃのｃｐｔｒｌは全く動作状態を変えることなく、デ
ータ・パス１０との間にデータ１１のやりとりを継続し
得る。
（発明の効果）
以上詳細に説明したように、本発明情報処理装置はデバ
ッグ時におけるＣＰＵ間の動作がシステム化され完全に
同期されるまで、開発プログラムのデバッキングを短時
間内に効率良く行ない得る。
ッグ時におけるＣＰＵ間の動作がシステム化され完全に
同期されるまで、開発プログラムのデバッキングを短時
間内に効率良く行ない得る。
また、アイドル・ステート段の挿入により、デバシグし
ていない他の、ＣＰＵを記憶装置および入出力装置がア
クセスされない命令と命令との間づ停止せしめ得るので
、消量電力を特別に増大させることなくシステム化し得
る。従って、複数個のＣＰＵをもつ計算機用プログラム
の開発に実施すればきわめて卓効を奏する。
ていない他の、ＣＰＵを記憶装置および入出力装置がア
クセスされない命令と命令との間づ停止せしめ得るので
、消量電力を特別に増大させることなくシステム化し得
る。従って、複数個のＣＰＵをもつ計算機用プログラム
の開発に実施すればきわめて卓効を奏する。
第１図は本発明における半導体装置の一実施例を示す回
路構成図、第２図は外部ＣＰＵ状態設定信号発生回路の
一実施例を示す回路構成図、第３図は上記外部ＣＰＵ状
態設定信号発生回路のタイムチャート図、第４図は本発
明の一実施例を示すシステム構成図である。 １００・・・・・・半導体装置、Ａ、Ｂ、Ｃ・・・・・
・システム構成の半導体装置、１・・・・・・ＣＰＵ、
２・・・・・・ブレーク機能手段、３，４・・・・・・
Ｒ−Ｓフリップ・フロップ、５・・・・・・論理積回路
、６・・・・・・論理和回路、７・・・・・・フラッグ
、８・・・・・・インストラクション・デコーダ、９・
・・・・・否定論理積回路、ｐｌ ・・・・・・割込み
認知信号、ｐｚｔＰτ・・・・・・インターラッグト・
リターン信号およびその否定信号、ＢＯ・・・・・・外
部ＣＰＵ状態設定信号、ｐｓ・・・・・・論理和回路６
の出力信号、ｐ４・・・・・・ＣＰＵのリセット信号、
ｐｓ・・・・・・ＣＰＵから出力されるセット信号、ｐ
ａｙｌ）γ・・・・・・７リツプ・フロップ５の出力レ
ベル信号。 ＄ ２ 図 第 ｉｖ
路構成図、第２図は外部ＣＰＵ状態設定信号発生回路の
一実施例を示す回路構成図、第３図は上記外部ＣＰＵ状
態設定信号発生回路のタイムチャート図、第４図は本発
明の一実施例を示すシステム構成図である。 １００・・・・・・半導体装置、Ａ、Ｂ、Ｃ・・・・・
・システム構成の半導体装置、１・・・・・・ＣＰＵ、
２・・・・・・ブレーク機能手段、３，４・・・・・・
Ｒ−Ｓフリップ・フロップ、５・・・・・・論理積回路
、６・・・・・・論理和回路、７・・・・・・フラッグ
、８・・・・・・インストラクション・デコーダ、９・
・・・・・否定論理積回路、ｐｌ ・・・・・・割込み
認知信号、ｐｚｔＰτ・・・・・・インターラッグト・
リターン信号およびその否定信号、ＢＯ・・・・・・外
部ＣＰＵ状態設定信号、ｐｓ・・・・・・論理和回路６
の出力信号、ｐ４・・・・・・ＣＰＵのリセット信号、
ｐｓ・・・・・・ＣＰＵから出力されるセット信号、ｐ
ａｙｌ）γ・・・・・・７リツプ・フロップ５の出力レ
ベル信号。 ＄ ２ 図 第 ｉｖ
Claims (6)
- （１）中央処理装置と、割込み指示に従い前記中央処理
装置にデバッグ対象プログラムのデバッキングを実行せ
しめるデバッグ用ブレーク機能手段と、前記中央処理装
置から出力される割込み認知信号およびインターラップ
ト・リターン信号にそれぞれ応答して互いに異なるレベ
ルの２つの信号を他の中央処理装置の停止および起動の
ための状態設定信号としてそれぞれ出力する外部中央処
理装置状態設定信号発生手段と、前記中央処理装置に外
部から入力する前記外部中央処理装置状態設定信号の異
なる２つのレベルにそれぞれ応答して中央処理装置を停
止または起動せしめる中央処理装置状態設定手段をそれ
ぞれ備える複数個の半導体装置によるシステム構成を含
むことを特徴とするデバック可能な情報処理装置。 - （２）前記中央処理装置状態設定手段の前段に、外部中
央処理装置状態設定信号における中央処理装置停止レベ
ル信号を非活性化するマスク手段が挿入されることを特
徴とする特許請求の範囲第（１）項記載の情報処理装置
。 - （３）前記中央処理装置状態設定手段は外部中央処理装
置状態設定信号に応答して、命令間にアイドル・ステー
トを挿入することを特徴とする特許請求の範囲第（１）
項記載の情報処理装置。 - （４）前記外部中央処理装置状態設定信号発生手段が前
記中央処理装置からの割込み認知信号および否定論理積
回路を介しオペレータ・プログラムのフラッグ信号でゲ
ート出力されるインターラップト・リターン信号の否定
出力をそれぞれセット入力およびリセット入力とするＲ
−Ｓフリップ・フロップにより構成されることを特徴と
する特許請求の範囲第（１）項記載の情報処理装置。 - （５）前記中央処理装置状態設定手段が、外部から入力
し、かつ異なる２つのレベルを有する前記外部中央処理
装置状態設定信号より構成されることを特徴とする特許
請求の範囲第（１）項記載の情報処理装置。 - （６）前記中央処理装置状態設定手段に挿入される中央
処理装置停止レベル信号非活性化マスク手段が、前記中
央処理装置のリセット入力信号およびオペレータ・プロ
グラムにより入出力ポート内に格納され中央処理装置か
ら出力されるセット機能信号をそれぞれリセット入力お
よびセット入力とするＲ−Ｓフリップ・フロップの一つ
の出力で前記外部中央処理装置状態設定信号をゲートす
る論理積回路と他の出力で前記論理積回路出力をゲート
する論理和回路とのタンデム接続により構成されること
を特徴とする特許請求の範囲第（２）項記載の情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129284A JPS61286937A (ja) | 1985-06-14 | 1985-06-14 | デバッグ可能な情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129284A JPS61286937A (ja) | 1985-06-14 | 1985-06-14 | デバッグ可能な情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61286937A true JPS61286937A (ja) | 1986-12-17 |
| JPH048819B2 JPH048819B2 (ja) | 1992-02-18 |
Family
ID=15005774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129284A Granted JPS61286937A (ja) | 1985-06-14 | 1985-06-14 | デバッグ可能な情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61286937A (ja) |
-
1985
- 1985-06-14 JP JP60129284A patent/JPS61286937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH048819B2 (ja) | 1992-02-18 |
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