JPS6063662A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6063662A JPS6063662A JP16946983A JP16946983A JPS6063662A JP S6063662 A JPS6063662 A JP S6063662A JP 16946983 A JP16946983 A JP 16946983A JP 16946983 A JP16946983 A JP 16946983A JP S6063662 A JPS6063662 A JP S6063662A
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- JP
- Japan
- Prior art keywords
- processing
- interrupt
- bus
- interruption
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
胤亙公１
本発明はマルチプロセッサシステム、とくに複数のプロ
セッサからなる処理システムにおける割込み制御方式に
関する。
セッサからなる処理システムにおける割込み制御方式に
関する。
更又丑遣
割込み制御機能を有するたとえばマイクロプロセッサな
どの複数の処理装置がシステムバスに結合されて構成さ
れたマルチプロセッサシステムにおいて、１つの処理装
置が処理を実行中は他の処理装置は処理を行なわず、動
作を停止ないしはホールドするように構成されたシステ
ムがある。
どの複数の処理装置がシステムバスに結合されて構成さ
れたマルチプロセッサシステムにおいて、１つの処理装
置が処理を実行中は他の処理装置は処理を行なわず、動
作を停止ないしはホールドするように構成されたシステ
ムがある。
このようなマルチプロセッサシステムでは、複数の処理
装置に共通のシステムバスな占有する処押装置は常に１
つであり、各処理装置は、プログラム制御または割込み
制御に応じてバス占有権を持ちまわることになる。しか
し、複数の処理装置を単にシステムバスに共通に接続し
ただけのマルチプロセッサシステムでは、バス占有権の
委譲が割込みに起因するものか、プログラム処理に起因
するものかの識別が、つかない。
装置に共通のシステムバスな占有する処押装置は常に１
つであり、各処理装置は、プログラム制御または割込み
制御に応じてバス占有権を持ちまわることになる。しか
し、複数の処理装置を単にシステムバスに共通に接続し
ただけのマルチプロセッサシステムでは、バス占有権の
委譲が割込みに起因するものか、プログラム処理に起因
するものかの識別が、つかない。
たとえば２台の処理装置で構成されたシステムにおいて
、たとえば割込みによってバス占有権を委譲された一方
の処理装置が割込み処理を完了すると、他方の処理装置
にバス占有権を戻す。そこで他方の処理装置は、割込み
によって中断する前のステー、プから処理を再開しなけ
れば、それ以降の処理が適切に行なわれないことになる
。しかしバス占有権の委譲が割込みに起因して行なわれ
たのか、プログラム処理に起因して行なわれたのかの識
別がつかないシステムでは、割込みによる場合であって
も通常のプログラムによる場合と同じように、共通メモ
リ領域のパラメータを読み取り、それに応じた処理の実
行を開始することになる。したがって割込み発生前の処
理を再開するなどの適切な処理を続行することは困難と
なる。
、たとえば割込みによってバス占有権を委譲された一方
の処理装置が割込み処理を完了すると、他方の処理装置
にバス占有権を戻す。そこで他方の処理装置は、割込み
によって中断する前のステー、プから処理を再開しなけ
れば、それ以降の処理が適切に行なわれないことになる
。しかしバス占有権の委譲が割込みに起因して行なわれ
たのか、プログラム処理に起因して行なわれたのかの識
別がつかないシステムでは、割込みによる場合であって
も通常のプログラムによる場合と同じように、共通メモ
リ領域のパラメータを読み取り、それに応じた処理の実
行を開始することになる。したがって割込み発生前の処
理を再開するなどの適切な処理を続行することは困難と
なる。
１つの処理装置がバス占有権を有しているときは他の処
理装置で割込み処理を行なうことができないようにシス
テムを構成すれば、このような事態を避けることができ
る。しかし、このように部分的にせよ割込みが不可能な
ように構成されたシステムは実際的でない。
理装置で割込み処理を行なうことができないようにシス
テムを構成すれば、このような事態を避けることができ
る。しかし、このように部分的にせよ割込みが不可能な
ように構成されたシステムは実際的でない。
ｌ−追
本発明はこのような従来技術に鑑み、割込み発生によっ
てバス占有権の委譲があってもバス占有権が戻ったとき
には割込み発生前に実行中であった処理を適切に再開す
ることができるマルチプロセッサシステムを提供するこ
とを目的とする。
てバス占有権の委譲があってもバス占有権が戻ったとき
には割込み発生前に実行中であった処理を適切に再開す
ることができるマルチプロセッサシステムを提供するこ
とを目的とする。
毅−減
本発明の構成について以下、一実施例に基づいて説明す
る。
る。
第１図を参照すれば、本発明を適用したマルチプロセッ
サシステムでは、２つの中央処理装置１０（ＣＰＵＡ）
および＋２（ＣＰＵＢ）がシステムバス１４に共通に接
続され、マルチプロセッサシステムを構成している。こ
れら２つのＣＰＵは、マイクロプロセッサが有利に適用
され、システムバス１４を介して共通のメモリ領域（図
示せず）にアクセスすることができる。両ＣＰＵのうち
少なくとも一方、たとえばＣＰＵＡは割込み制御機能を
有するものである。
サシステムでは、２つの中央処理装置１０（ＣＰＵＡ）
および＋２（ＣＰＵＢ）がシステムバス１４に共通に接
続され、マルチプロセッサシステムを構成している。こ
れら２つのＣＰＵは、マイクロプロセッサが有利に適用
され、システムバス１４を介して共通のメモリ領域（図
示せず）にアクセスすることができる。両ＣＰＵのうち
少なくとも一方、たとえばＣＰＵＡは割込み制御機能を
有するものである。
ところでシステムバス１４に接続された入出力（Ｉｌｏ
）ポートのうちの１つ、１６、には図示のように２つの
フリップフロップ（ＦＦ）２０および２２が接続されて
いる。詳細には、フリップフロップ２０のセット（Ｓ）
端子、およびフリップフロップ２２のリセット（Ｒ）端
子にはＩ１０ポー）１Ｂの出力２４が接続され、フリッ
プフロップ２２のセット端子にはＩ１０ボート１６の出
力２６が接続されている。フリップフロップ２２の出力
、たとえばＱ出力はＩ１０ポート１６の入力３２に接続
されている。
）ポートのうちの１つ、１６、には図示のように２つの
フリップフロップ（ＦＦ）２０および２２が接続されて
いる。詳細には、フリップフロップ２０のセット（Ｓ）
端子、およびフリップフロップ２２のリセット（Ｒ）端
子にはＩ１０ポー）１Ｂの出力２４が接続され、フリッ
プフロップ２２のセット端子にはＩ１０ボート１６の出
力２６が接続されている。フリップフロップ２２の出力
、たとえばＱ出力はＩ１０ポート１６の入力３２に接続
されている。
Ｉｌｏ ポート１６の出力２６はまた、ＯＲゲート２８
の一方の入力にも接続されている。ＯＲゲート２８の他
方の入力３０はシステムバス１４の１つの出力線である
割込み制御線に接続されている。出力ＯＲゲート２８の
出力３４はフリップフロップ２０のリセット端子に接続
されている。フリップフロップ２０の一方の出力（たと
えばＱ出力）は、ＣＰＵＡをラン状態とさせる制御線３
Ｂに接続され、他方の出力（たとえばＱ出力）は、ＣＰ
ＵＢをラン状態とさせる制御線３８に接続されている。
の一方の入力にも接続されている。ＯＲゲート２８の他
方の入力３０はシステムバス１４の１つの出力線である
割込み制御線に接続されている。出力ＯＲゲート２８の
出力３４はフリップフロップ２０のリセット端子に接続
されている。フリップフロップ２０の一方の出力（たと
えばＱ出力）は、ＣＰＵＡをラン状態とさせる制御線３
Ｂに接続され、他方の出力（たとえばＱ出力）は、ＣＰ
ＵＢをラン状態とさせる制御線３８に接続されている。
これまでの説明かられかるように、フリップフロップ２
０はいずれか一方のＣＰＵをラン状態とさせる制御フリ
ップフロップであり、これに応動してラン状態にあるＣ
ＰＵがシステムバス１４の占有権を保持する。したがっ
て、そのとき他方のＣＰＵは処理を実行しないホールド
状態にある。
０はいずれか一方のＣＰＵをラン状態とさせる制御フリ
ップフロップであり、これに応動してラン状態にあるＣ
ＰＵがシステムバス１４の占有権を保持する。したがっ
て、そのとき他方のＣＰＵは処理を実行しないホールド
状態にある。
またフリップフロップ２２は、後述のように、Ｉ１０ポ
ート１６を介していずれかのＣＰＵからセット、リセッ
トされ、すなわちいずれかのＣＰＵで実行されるプログ
ラムでその状態が制御され、そのときのバス占有権の委
譲がプログラムに起因することを表示するフリップフロ
ップである。
ート１６を介していずれかのＣＰＵからセット、リセッ
トされ、すなわちいずれかのＣＰＵで実行されるプログ
ラムでその状態が制御され、そのときのバス占有権の委
譲がプログラムに起因することを表示するフリップフロ
ップである。
第２図のフローを参照すると、一方のＣＰＵ 、たとえ
ばＣＰＵＢがあるプログラムを実行したのち（ＩＱＯ）
プログラム制御によってバス占有権を他方のＣＰＵ。
ばＣＰＵＢがあるプログラムを実行したのち（ＩＱＯ）
プログラム制御によってバス占有権を他方のＣＰＵ。
たとえばＣＰＵＡに委譲する場合、Ｉ１０ポート１Ｂを
介して制御線２６を駆動することによりフリップフロッ
プ２０をリセットする（１０２）。制御線２４の駆動に
よりフリップフロップ２２もセットされる。そこで、そ
れまでホールド状態にあったＣＰＵＡはラン状態になっ
てパス１４の占有権を獲得し、一方、ＣＰＵＢはホール
ド状態になる。なお同図では、ボールド状態を点線で示
し、ラン状態を実線で示している。そこでＣＰＵＡは、
共通メモリ領域のパラメータを読み出して対応する処理
プログラムを実行する（＋０４）。そのプログラムの処
理を完了するとＣＰＵＡはフリップフロップ２ｏをｃＰ
ＵＢがバス占有権を有する側にセットし、ホールド状態
となる（１０８）。
介して制御線２６を駆動することによりフリップフロッ
プ２０をリセットする（１０２）。制御線２４の駆動に
よりフリップフロップ２２もセットされる。そこで、そ
れまでホールド状態にあったＣＰＵＡはラン状態になっ
てパス１４の占有権を獲得し、一方、ＣＰＵＢはホール
ド状態になる。なお同図では、ボールド状態を点線で示
し、ラン状態を実線で示している。そこでＣＰＵＡは、
共通メモリ領域のパラメータを読み出して対応する処理
プログラムを実行する（＋０４）。そのプログラムの処
理を完了するとＣＰＵＡはフリップフロップ２ｏをｃＰ
ＵＢがバス占有権を有する側にセットし、ホールド状態
となる（１０８）。
他方のＣＰＵＡがプログラム制御によってバス占有権を
一方のＣＰＵＢに委譲する場合、Ｉ１０ポート１８を介
して制御線２４を駆動することによりフリップフロップ
２０をセットし、フリップフロップ２２をリセットする
。このように、バス占有権の委譲がプログラムによると
きはフリップフロップ２２の状態が変化する。
一方のＣＰＵＢに委譲する場合、Ｉ１０ポート１８を介
して制御線２４を駆動することによりフリップフロップ
２０をセットし、フリップフロップ２２をリセットする
。このように、バス占有権の委譲がプログラムによると
きはフリップフロップ２２の状態が変化する。
第３図のフローを参照すると、たとえばＣＰｔ１Ｂがプ
ログラム処理を実行（２００） Ｌ、ＣＰＵＡはホール
ド状態にあるとする。したがってフリップフロップ２０
はセット状態にある。それ以前に割込みによるバス占有
権の委譲が発生していないとすれば、すなわちそれまで
プログラムによりＣＰＵＢにバス占有権が委譲されてい
たのであれば、フリップフロップ２２はリセット状態に
ある。
ログラム処理を実行（２００） Ｌ、ＣＰＵＡはホール
ド状態にあるとする。したがってフリップフロップ２０
はセット状態にある。それ以前に割込みによるバス占有
権の委譲が発生していないとすれば、すなわちそれまで
プログラムによりＣＰＵＢにバス占有権が委譲されてい
たのであれば、フリップフロップ２２はリセット状態に
ある。
このとき、割込み原因が発生すると（２０２） 、シス
テムバス１４の割込みｎノ制御線３０が付勢され、これ
はｏＲケ−１−２８を介してフリップフロップ２０をリ
セットする。そこでＣＰＵＢがホールド状態とされ、一
方、ＣＰＵＡはラン状態とされ４バス占有権がＣＰＵＡ
に移行する。 そこでＣＰＵＡは割込み処理を実行する
（２０４）。割込み処理を終了すると、ＣＰＵＡはフリ
ップフロップ２２の状態を読み込み（２０Ｂ）、バス占
有権の委譲が割込みによるものか、プログラムによるも
のかの判定を行なう（２０８）。
テムバス１４の割込みｎノ制御線３０が付勢され、これ
はｏＲケ−１−２８を介してフリップフロップ２０をリ
セットする。そこでＣＰＵＢがホールド状態とされ、一
方、ＣＰＵＡはラン状態とされ４バス占有権がＣＰＵＡ
に移行する。 そこでＣＰＵＡは割込み処理を実行する
（２０４）。割込み処理を終了すると、ＣＰＵＡはフリ
ップフロップ２２の状態を読み込み（２０Ｂ）、バス占
有権の委譲が割込みによるものか、プログラムによるも
のかの判定を行なう（２０８）。
前述のようにバス占有権の委譲がプログラムによるとき
はフリップフロップ２２の状態が変化するが、本例のよ
うに割込みによるときＩ士割込み制御線３０が駆動され
てもフリップフロー２プ２２の状態が変化しないことに
基づき、この判定１０８はフリップフロップ２２の状態
変化の有無を検出することによって行なわれる。現在説
明中の例は割込み発生によるものであるので、フローは
ボックス２１０へ進む。つまり、割込み処理が完了する
と、ＣＰＵＢにバス占有権を戻して元の処理を再開させ
るために、Ｔ１０ポー）１Ｂを介して制御線２６を駆動
し、フリップフロップ２０をリセットする（２１０）。
はフリップフロップ２２の状態が変化するが、本例のよ
うに割込みによるときＩ士割込み制御線３０が駆動され
てもフリップフロー２プ２２の状態が変化しないことに
基づき、この判定１０８はフリップフロップ２２の状態
変化の有無を検出することによって行なわれる。現在説
明中の例は割込み発生によるものであるので、フローは
ボックス２１０へ進む。つまり、割込み処理が完了する
と、ＣＰＵＢにバス占有権を戻して元の処理を再開させ
るために、Ｔ１０ポー）１Ｂを介して制御線２６を駆動
し、フリップフロップ２０をリセットする（２１０）。
これによってＣＰＵＡはホールド状態になり、ＣＰＵＢ
はプログラムの実行を再開する（２１２）。すなわち、
割込み処理が実行されたのち元のプログラム処理が中断
点から再開され、処理が支障なく進行することになる。
はプログラムの実行を再開する（２１２）。すなわち、
割込み処理が実行されたのち元のプログラム処理が中断
点から再開され、処理が支障なく進行することになる。
なお、ここで説明した実施例は本発明を説明するための
ものであって、本発明は必ずしもこれに限定されるもの
ではない。たとえば、図示の実施例では、フリップフロ
ップ２２はプログラム制御により状態を変化させるよう
に構成されているが、割込み制御により状態を変化させ
、プログラム制御では状態を変化させないように構成し
てもよい。また、２台の処理装置でマルチプロセッサシ
ステムを構成しているが、３台以上の処理装置にて構成
されたマルチプロセッサシステムにおいても本発明が同
様に適用できることは言うまでもない。
ものであって、本発明は必ずしもこれに限定されるもの
ではない。たとえば、図示の実施例では、フリップフロ
ップ２２はプログラム制御により状態を変化させるよう
に構成されているが、割込み制御により状態を変化させ
、プログラム制御では状態を変化させないように構成し
てもよい。また、２台の処理装置でマルチプロセッサシ
ステムを構成しているが、３台以上の処理装置にて構成
されたマルチプロセッサシステムにおいても本発明が同
様に適用できることは言うまでもない。
効−一里
本発明によれば、共通なシステムパスを占有する権利の
委譲がプログラムによるか割込みによるかがＩ！１１確
に識別されるので１割込み発生によってバス占有権を委
譲してもバス占有権が戻ったときには割込み発生前に実
行中であった処理を適切に再開することができる。換言
すれば、他の処理装置がバス占有権を有しているときで
も割込み制御機能を右する処理装置において有利に割込
み処理を行なうことができる。
委譲がプログラムによるか割込みによるかがＩ！１１確
に識別されるので１割込み発生によってバス占有権を委
譲してもバス占有権が戻ったときには割込み発生前に実
行中であった処理を適切に再開することができる。換言
すれば、他の処理装置がバス占有権を有しているときで
も割込み制御機能を右する処理装置において有利に割込
み処理を行なうことができる。
第１図は本発明を適用したマルチプロセッサシステムの
例を示すブロック図、 第２図は、第１図の実施例におけるプログラム制御によ
るパス占有権の委譲制御動作フローを示すフロー図、 第３図は第１図の実施例における割込み制御方式の動作
フローを示すフロー図である。 主ｆ部ノ）の１ の２ ＋０．１２． 、処理装置 ＋４．、、システムバス １８、 、、 Ｉ１０ポート ２０．２２． 、フリップフロップ ２８、、、ＯＲゲート 特許出願人 株式会社リコー 第２図 ＣＰＵＡ 、 ＣＰＵ５ ＦＦ２０ ＦＦ２２ Ｒ５ＲＳ
例を示すブロック図、 第２図は、第１図の実施例におけるプログラム制御によ
るパス占有権の委譲制御動作フローを示すフロー図、 第３図は第１図の実施例における割込み制御方式の動作
フローを示すフロー図である。 主ｆ部ノ）の１ の２ ＋０．１２． 、処理装置 ＋４．、、システムバス １８、 、、 Ｉ１０ポート ２０．２２． 、フリップフロップ ２８、、、ＯＲゲート 特許出願人 株式会社リコー 第２図 ＣＰＵＡ 、 ＣＰＵ５ ＦＦ２０ ＦＦ２２ Ｒ５ＲＳ
Claims (1)
- 【特許請求の範囲】 第１−および第２の処理装置と、該第１および第２の処
理装置を共通に接続するシステムバスとを含むマルチプ
ロセフサシステムにおいて、少なくとも第１の処理装置
は割込み制御機能を有し、 該システムは、第１および第２の処理装置のうちのいず
れかに前記システムバスを占有する占有権を択一的に指
示する第１の指示手段と、前記システムバスを介して第
１および第２の処理装置のプログラムおよび割込みのう
ちの一方によって制御され、第１および第２の処理装置
の間で行なわれた前記占有権の委譲がプログラム制御に
よるものか割込み制御によるものかを示す第２の指示手
段とを含み、 第１の処理装置は、割込み処理の終了後、第２の処理装
置に前記占有権を委譲するときは、第２の指示手段の指
示状態を読み取り、第２の指示手段が割込み制御による
前記占有権の委譲を示していると、ｆｉｌの指示手段を
第２の処理装置に前記占有権がある状態にすることを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946983A JPS6063662A (ja) | 1983-09-16 | 1983-09-16 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946983A JPS6063662A (ja) | 1983-09-16 | 1983-09-16 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063662A true JPS6063662A (ja) | 1985-04-12 |
Family
ID=15887132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16946983A Pending JPS6063662A (ja) | 1983-09-16 | 1983-09-16 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278604A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | プロセス入出力回路共有化装置 |
-
1983
- 1983-09-16 JP JP16946983A patent/JPS6063662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278604A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | プロセス入出力回路共有化装置 |
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