JPH11203147A - 割り込み制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 予め設定された優先順位通りに正確に、ＣＰ
Ｕに割り込み処理を要求することができる割り込み制御
回路および割り込み制御方法を提供する。 【解決手段】 複数の割り込み処理の各々に対応する優
先順位を予め設定し、複数の割り込み処理の各々に対す
る割り込み信号を入力し、後に入力された割り込み信号
に対応する優先順位が先に入力された割り込み信号に対
応する優先順位より高い場合には、先に入力された割り
込み信号に対応する割り込み要求を中止して後に入力さ
れた割り込み信号に対応する割り込み要求を発生し、後
に入力された割り込み信号に対応する割り込み処理の終
了後に先に入力された割り込み信号に対応する割り込み
要求の発生を再開する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータの
中央処理装置等に対して外部から入力される割り込み処
理要求の信号を制御する割り込み制御回路および割り込
み制御方法に関する。

【０００２】

【従来の技術】近年のコンピュータ技術（論理回路の製
造技術）の進歩によって、集積回路の集積率が高くなっ
ている。これに伴って、家電製品にも複雑な演算や処理
を実行する小型のコンピュータが設けられるようになっ
た。現在では一般に、製品の一部に組み込まれて所定の
処理を行うコンピュータを、マイクロコンピュータ（通
称マイコン、以下同様）と称している。

【０００３】図４は、一般的にマイコンを内蔵する場合
の構成を示すブロック図である。図４に示すマイコン４
では、メモリ２に記憶されている命令に従って、ＣＰＵ
（Ｃentral Ｐrocessing Ｕnit：中央処理装置）１が処
理を行う。

【０００４】周辺回路３は、ＣＰＵ１と内部バス６を介
してデータの書き込み／読み出し（これ以降、データの
書き込み／読み出しをアクセス、あるいはデータアクセ
スと称す）が行われて制御されるが、ＣＰＵ１とは独立
して動作する。

【０００５】マイコン４は、各種信号を用いて外部回路
５を制御する。例えば外部割り込み信号は、外部回路５
からの入力信号である。この外部割り込み信号は、割り
込み毎に処理の優先順位の指定をすることができる。

【０００６】マイコン４は、外部割り込み信号を受け取
ったとき、周辺回路３の割り込みコントローラがこれを
検知し、優先順位の判定を行ってＣＰＵ１に割り込みを
かける。このときＣＰＵ１は、それまで行っていた処理
を中断し、割り込み信号に対応する割り込み処理を実行
する。

【０００７】図５は、図４に示すＣＰＵ１に対する割り
込みを制御する割り込みコントローラの従来例の構成を
示す接続図である。なお通常のマイコンの分野では、こ
の他にタイマ割り込み、ＡＤ割り込み等が行われるが、
この例では省略する。

【０００８】ＩＮＴＰ０、ＩＮＴＰ１はそれぞれノイズ
除去回路５１０ならびに割り込みスキャン回路５１１に
よって処理される。ノイズ除去回路５１０は、入力され
た外部割り込み信号ＩＮＴＰ０、ＩＮＴＰ１が所定時間
以上“１（正論理、ハイレベル）”であった場合に外部
割り込み信号と判定し、これを割り込みスキャン回路５
１１に伝える。これ以外の場合にはノイズであると判断
し、割り込みスキャン回路５１１には伝えない。

【０００９】外部割り込み信号は、割り込みスキャン回
路５１１によってスキャン処理された後、ディジーチェ
イン５１２を介して割り込み要求発生回路５１８に送ら
れる。この割り込み要求発生回路５１８が、割り込み要
求信号ＩＮＴＲＱをＣＰＵ１に出力する。

【００１０】上述の割り込みスキャン回路５１１のスキ
ャン処理は、割り込み発生よって起動され、各割り込み
毎にＣＰＵより指定される優先順位指定レジスタ（図示
しない）の値に従って優先順位判定を行い、発生してい
る割り込み中から最も高位優先指定されている割り込み
を選び出す。

【００１１】またここで言う優先順位とは、割り込みが
同時に発生した場合の、ＣＰＵに対して割り込み要求を
発生させる順位であり、優先順位指定レジスタによって
指定される。

【００１２】図示しない優先順位指定レジスタは、ユー
ザのプログラム処理によってＣＰＵから通常数種類の優
先順位指定ができるようになっており、ユーザに対応し
た外部装置に合わせ指定される。なお、優先して割り込
み要求を発生するものを高位優先順位の割り込みと称
し、他を低位優先順位の割り込みと称する。

【００１３】上述のディジーチェイン５１２は、同一優
先順位の割り込みが複数本あった場合に、それらの中か
ら予め決められた優先順位に従って１つの割り込みを選
択するものであり、通常この優先順位はハードウェアに
よって固定されており、ＣＰＵからは変更できない。

【００１４】上述の例において割り込みが同時に発生し
た場合、スキャン回路５１１によるスキャン処理および
ディジーチェイン５１２によって高位優先順位の割り込
みが選択される。

【００１５】この選択された割り込みから、順次ＣＰＵ
１での割り込み処理が開始され、低位順位割り込み処理
は保留される。また、高位優先順位の割り込みが発生し
た場合、この割り込み処理中に発生した低位優先順位の
割り込みについても割り込み要求発生は抑えられ、割り
込み処理は保留される。

【００１６】なお、先に低位優先順位の割り込みが発生
し、この割り込み処理中に高位優先順位の割り込み要求
が発生した場合は、ＣＰＵ１は低位優先順位の割り込み
処理を中断し、ネスティング処理として高位優先順位の
割り込み処理を開始する。

【００１７】図６は、上述のノイズ除去回路５１０、割
り込みスキャン回路５１１、ディジーチェイン５１２な
らびに割り込み要求発生回路５１８から構成される割り
込みコントローラの詳細な構成例を示す接続図である。

【００１８】なお図６に示す例は、外部割り込み信号は
ＩＮＴＰ０とＩＮＴＰ１の２入力の例である。以下の説
明では、外部割り込み信号ＩＮＴＰ１にかかる構成にお
いて外部割り込み信号ＩＮＴＰ０にかかる構成と同一の
部分は符号を併記し、その説明は省略する。

【００１９】図６において、外部割り込み信号ＩＮＴＰ
０ならびに外部割り込み信号ＩＮＴＰ１はノイズ除去回
路５１０を介して割り込みフラグであるＩＦ２０３（２
２３）のデータ入力端子Ｄに入力される。これによっ
て、外部割り込み信号ＩＮＴＰ０（ＩＮＴＰ１）に対す
るノイズ除去信号Ｄ２１６（Ｄ２１７）が発生すると、
この割り込み信号はＩＦ２０３（２２３）にラッチされ
る。

【００２０】ＩＦ２０３（２２３）のリセット端子Ｒに
は、Ｄラッチ２１０ａ（２１０ｂ）の出力ＱとＣＰＵが
出力するフラグリセットのための信号ＩＦＲとが入力さ
れるＡＮＤ（論理積）ゲート２０２（２２２）の出力端
子が接続される。

【００２１】またＩＦ２０３（２２３）の出力端子Ｑ
は、入力端子の一方に優先順位指定レジスタであるＰＲ
２０４（２２４）の出力Ｑが接続されるＡＮＤゲート２
０５（２２５）の入力端子の他方と、入力端子の一方に
ＰＲ２０４（２２４）の出力Ｑの反転値が入力されるＡ
ＮＤゲート２０６（２２６）の入力端子の他方とに接続
されている。

【００２２】上述のＰＲ２０４（２２４）にはＩＮＴＰ
０（ＩＮＴＰ１）の優先順位が設定されており、優先順
位としては“１”のとき高位、“０”のとき低位を意味
している。またＡＮＤゲート２０５（２２５）は、外部
割り込み信号ＩＮＴＰ０が発生した時の高位優先を示
し、ＡＮＤゲート２０６（２２６）は低位優先を示して
いる。

【００２３】ＡＮＤゲート２０５（２２５）の出力端子
は、入力端子の一方にシストレジスタ２３２の出力端子
Ｑ０が接続されるＡＮＤゲート２０８（２２８）に接続
され、ＡＮＤゲート２０６（２２６）の出力端子は、入
力端子の一方にシストレジスタ２３２の出力端子Ｑ１が
接続されるＡＮＤゲート２０９（２２９）に接続されて
いる。

【００２４】ノイズ除去信号Ｄ２１６、Ｄ２１７の各々
が入力されるＯＲ（論理和）ゲート２３０の出力端子
は、入力端子の一方に信号ＩＦＲの反転値が入力される
ＡＮＤゲート２３６の入力端子の他方に接続される。こ
のＡＮＤゲート２３６の出力端子は立ち上がり検出回路
２３１を介してシフトレジスタ２３２のデータ入力端子
Ｄに接続されている。

【００２５】上述のシフトレジスタ２３２は、ノイズ除
去信号Ｄ２１６あるいはノイズ除去信号１７の何れかが
発生することにより、その都度データを出力端子Ｑ０な
らびに出力端子Ｑ１へとシフトする。

【００２６】このＱ０は高位優先の判別信号、またＱ１
は低位優先の判別信号を意味し、ＡＮＤゲート２０８
（２２８）は高位優先の割り込み発生、ＡＮＤゲート２
０９（２２９）は低位優先の割り込み発生を示す。

【００２７】ＡＮＤゲート２０８（２２８）の出力端子
ならびにＡＮＤゲート２０９（２２９）の出力端子は、
ＯＲゲート２１１（２１２）の各入力端子に接続され、
ＯＲゲート２１１（２１２）の出力端子はＤラッチ２１
０ａ（２１０ｂ）のデータ入力端子Ｄに接続されてい
る。

【００２８】このＤラッチ２１０ａ（２１０ｂ）のクロ
ック入力端子ＣＬＫにはインバータ２００を介してクロ
ック信号ＣＬＫが入力される。またＤラッチ２１０ａ
（２１０ｂ）のリセット端子Ｒには、入力端子の各々に
信号ＩＦＲとクロック信号ＣＬＫの反転値が入力される
ＡＮＤゲート２３４の出力端子が接続されている。

【００２９】このＤラッチ２１０ａ（２１０ｂ）には、
シフトレジスタ２３２によってスキャンされた高位優
先、または低位優先の外部割り込み信号ＩＮＴＰ０（Ｉ
ＮＴＰ１）がラッチされ、高位優先か低位優先かの情報
はシフトレジスタ２３２に保持される。

【００３０】Ｄラッチ２１０ａの出力端子は、Ｄラッチ
２１５ａのデータ入力端子Ｄに接続される。またＤラッ
チ２１０ａの出力の反転値とＤラッチ２１０ｂの出力と
はＡＮＤゲート２１４に入力され、ＡＮＤゲート２１４
の出力端子は、Ｄラッチ２１５ｂのデータ入力端子Ｄに
接続される。このＤラッチ２１５ａ（２１５ｂ）のクロ
ック入力端子ＣＬＫには、後述するシフトレジスタ２３
３の出力端子Ｑ２が接続されている。

【００３１】ＡＮＤゲート２１４は、例えば同位優先の
割り込みが同時に発生しＤラッチ２１０ａの出力ＱとＤ
ラッチ２１０ｂの出力Ｑとがともに“１”となったと
き、１つの割り込みだけを選び出すもので、この例では
ＩＮＴＰ０がＩＮＴＰ１に優先される。

【００３２】Ｄラッチ２１５ａの出力ＱとＤラッチ２１
５ｂの出力Ｑとは、ＯＲゲート２１７に入力され、ＯＲ
ゲート２１７の出力は割り込み要求信号ＩＮＴＲＱとし
てＣＰＵに対して出力される。

【００３３】シフトレジスタ２３３のデータ入力端子Ｄ
には立ち上がり検出回路２３１を介して上述のＡＮＤゲ
ート２３６の出力が入力されている。またシフトレジス
タ２３３のクロック入力端子ＣＬＫにはクロック信号Ｃ
ＬＫが入力され、出力端子Ｑ２はＤラッチ２１５ａ（２
１５ｂ）のクロック入力端子ＣＬＫに接続されている。

【００３４】シフトレジスタ２３３のリセット端子Ｒに
はＡＮＤゲート２３４の出力端子が接続され、割り込み
フラグリセット時にはこのシフトレジスタ２３３も
“０”にリセットされる。

【００３５】ＯＲゲート２３５にはＤラッチ２１５ａの
出力ＱとＤラッチ２１５ｂの出力Ｑとが入力され、ＡＮ
Ｄゲート２３７にはこのＯＲゲート２３５の出力の反転
値とクロック信号ＣＬＫとが入力される。

【００３６】これらＤラッチ２１０ａまたはＤラッチ２
１０ｂに割り込みがラッチされたとき、シフトレジスタ
２３２へのクロック信号の供給は停止され、Ｄラッチ２
１０ａまたはＤラッチ２１０ｂがラッチ時の優先情報を
保持する。

【００３７】図７は、ノイズ除去回路５１０の具体的な
構成を詳細に示す接続図である。なお以下の説明におい
ても、外部割り込み信号ＩＮＴＰ１にかかる構成におい
て外部割り込み信号ＩＮＴＰ０にかかる構成と同一の部
分は符号を併記し、その説明は省略する。

【００３８】外部割り込み信号ＩＮＴＰ０（ＩＮＴＰ
１）は、ともにクロック信号ＣＬＫをラッチクロックと
する立ち上がり検出回路８０１（８１１）ならびに立ち
下がり検出回路８０５（８１５）の入力に接続される。

【００３９】Ｄラッチ８０２（８１２）のデータ入力端
子Ｄには、この立ち上がり検出回路８０１の出力端子が
接続され、クロック入力端子ＣＬＫにはクロック信号Ｃ
ＬＫの反転値が入力される。

【００４０】Ｄラッチ８０３（８１３）のデータ入力端
子Ｄには、Ｄラッチ８０２（８１２）の出力端子Ｑが接
続され、クロック入力端子ＣＬＫにはクロック信号ＣＬ
Ｋが入力される。

【００４１】Ｄラッチ８０４（８１４）のデータ入力端
子Ｄには、Ｄラッチ８０３（８１３）の出力端子Ｑが接
続され、クロック入力端子ＣＬＫにはクロック信号ＣＬ
Ｋの反転値が入力される。このＤラッチ８０４（８１
４）の出力Ｑは、ノイズ除去信号Ｄ２１６（Ｄ２１７）
として割り込みスキャン回路５１１に出力される。

【００４２】上述したＤラッチ８０２（８１２）、Ｄラ
ッチ８０３（８１３）、およびＤラッチ８０４（８１
４）の各々のリセット端子Ｒには、立ち下がり検出回路
８０５（８１５）の出力端子が接続されている。

【００４３】このような構成により、外部割り込み信号
ＩＮＴＰ０（ＩＮＴＰ１）が入力されると、立ち上がり
検出回路８０１（８１１）によって立ち上がりエッジが
検出され、Ｄラッチ８０２（８１２）、Ｄラッチ８０３
（８１３）、およびＤラッチ８０４（８１４）を介し割
り込みスキャン回路５１１に出力される。

【００４４】このとき、立ち下がり検出回路８０５（８
１５）によって外部割り込み信号ＩＮＴＰ０（ＩＮＴＰ
１）に立ち下がりエッジが検出されると、この信号はノ
イズと判定され、Ｄラッチ８０２（８１２）、Ｄラッチ
８０３（８１３）、およびＤラッチ８０４（８１４）は
リセットされて割り込みスキャン回路５１１に伝達され
ない。

【００４５】図８は、図６あるいは図７に示す各部の信
号の変化の様子を示すタイミングチャートであり、図８
（ａ）は割り込みコントローラのタイミングチャート、
図８（ｂ）はノイズ除去回路のタイミングチャートを示
している。

【００４６】

【発明が解決しようとする課題】上述の例では、外部回
路５からマイコン４への外部割り込みの配線長の違いや
容量の違い等により、外部割り込み信号ＩＮＴＰ０、Ｉ
ＮＴＰ１の立ち上がりや立ち下がりに微妙な時間差が生
じることがある。

【００４７】いま、外部割り込み信号ＩＮＴＰ０と外部
割り込み信号ＩＮＴＰ１とが外部回路５から同時に入力
されたとする。ここで、配線長の違いや容量の違い等に
より、図８（ａ）に示すように外部割り込み信号ＩＮＴ
Ｐ０が時間ｔ81で立ち上がり、外部割り込み信号ＩＮＴ
Ｐ１が時間ｔ82で立ち上がった場合を考える。なおこの
とき、ＰＲ１０４には“０”、ＰＲ１２４には“１”が
設定されて外部割り込み信号ＩＮＴＰ１が高位の優先順
位に設定されているものとする。

【００４８】図７（ａ）において、時間ｔ86で出力され
る割り込み要求ＩＮＴＲＱは、外部割り込み信号ＩＮＴ
Ｐ０によりセットされたものである。即ちこの場合、外
部割り込み信号ＩＮＴＰ１に高位の優先順位指定を行
い、外部割り込み信号ＩＮＴＰ０、ＩＮＴＰ１ １４を
同時に入力したにもかかわらず、低位優先の外部割り込
み信号ＩＮＴＰ０が先に割り込みを引き起こし、割り込
み処理が行われている。あるいは、外部割り込み信号の
入力時間差が数クロック程度の時には高位の優先順位割
り込みから処理を行う場合も考えられる。

【００４９】即ち、従来の高位優先順位の割り込み処理
は、低位優先順位の割り込み処理のネスティング処理と
して行う方法が採られているため、高優先順位の割り込
みのレスポンスは悪くなる。このため、マイコンとその
応用システム全体のパフォーマンス低下を招いていた。

【００５０】また従来例では２段階の優先順位だけであ
るため、優先順位の判定を低位、高位の順序で行えば、
上述の問題は回避できる。しかしながら実際には、４か
ら８段階程度の優先順位を持たせるため、優先順位の判
定は優先順位毎にシーケンシャルに判定するのではな
く、２分検索等の高速化が図られている。このため、優
先順位の判定のシーケンス変更だけでは回避できない。

【００５１】こういった現象は、近年のマイコンとその
応用システムの低電圧化により、より顕著となってい
る。特に、電力消費を抑えなければいけない携帯電話等
のバッテリー駆動の応用においては、待機状態ではマイ
コンを停止させ一定時間毎に瞬間的にマイコンを動作さ
せ割り込み等の状態チェックを行っている。このような
限られた時間で効率良く動作させるためには、意図した
割り込み優先順位通りに動作することが必要となる。

【００５２】この発明は、このような背景の下になされ
たもので、予め設定された優先順位通りに正確に、ＣＰ
Ｕに割り込み処理を要求することができる割り込み制御
回路および割り込み制御方法を提供することを目的とし
ている。

【００５３】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、複数の割り
込み処理の各々に対応する優先順位が予め設定され、前
記複数の割り込み処理の各々に対する割り込み信号が入
力され、後に入力された割り込み信号に対応する前記優
先順位が先に入力された割り込み信号に対応する前記優
先順位より高い場合には、前記先に入力された割り込み
信号に対応する割り込み要求を中止して前記後に入力さ
れた割り込み信号に対応する割り込み要求を発生し、前
記後に入力された割り込み信号に対応する割り込み処理
の終了後に前記先に入力された割り込み信号に対応する
割り込み要求の発生を再開することを特徴とする。ま
た、請求項２に記載の発明にあっては、請求項１に記載
の割り込み制御回路では、前記複数の割り込み処理の各
々に対応して割り込み処理の優先順位を記憶する複数の
レジスタと、前記複数の割り込み信号の各々に対応して
前記割り込み要求を発生する複数のラッチと、２つ以上
の割り込み信号が入力された場合に前記複数のレジスタ
に記憶された割り込み処理の優先順位に基づいて前記割
り込み処理の優先順位の低い割り込み処理に対応する前
記ラッチをリセットするリセット手段とを具備すること
を特徴とする。また、請求項３に記載の発明にあって
は、請求項１あるいは請求項２の何れかに記載の割り込
み制御回路では、前記複数の割り込み信号に各々に対し
て信号の立ち上がりを検出する複数の立ち上がり検出手
段と、前記複数の割り込み信号の各々に対して信号の立
ち下がりを検出する複数の立ち下がり検出手段と、前記
立ち上がり検出手段の検出結果と前記立ち下がり検出手
段の検出結果とに基づいて前記複数の割り込み信号の各
々に対応する割り込み処理の要求を検出する複数の割り
込み処理要求検出手段と、２つめ以上の前記信号の立ち
上がりを検出した場合には、それ以前に検出された信号
の立ち上がりに対応する当該信号の立ち下がりが検出さ
れるまで、それ以降の割り込み処理の要求の検出を保留
させる保留手段とを具備することを特徴とする。また、
請求項４に記載の発明にあっては、複数の割り込み処理
の各々に対応する優先順位を予め設定し、前記複数の割
り込み処理の各々に対する割り込み信号を入力し、後に
入力された割り込み信号に対応する前記優先順位が先に
入力された割り込み信号に対応する前記優先順位より高
い場合には、前記先に入力された割り込み信号に対応す
る割り込み要求を中止して前記後に入力された割り込み
信号に対応する割り込み要求を発生し、前記後に入力さ
れた割り込み信号に対応する割り込み処理の終了後に前
記先に入力された割り込み信号に対応する割り込み要求
の発生を再開することを特徴とする。また、請求項５に
記載の発明にあっては、請求項４に記載の割り込み制御
方法では、複数のレジスタに前記複数の割り込み処理の
各々に対応して割り込み処理の優先順位を記憶し、複数
のラッチ前記複数の割り込み信号の各々に対応して前記
割り込み要求を発生し、２つ以上の割り込み信号が入力
された場合にはリセット手段によって前記複数のレジス
タに記憶された割り込み処理の優先順位に基づいて前記
割り込み処理の優先順位の低い割り込み処理に対応する
前記ラッチをリセットすることを特徴とする。また、請
求項６に記載の発明にあっては、請求項４あるいは請求
項５の何れかに記載の割り込み制御方法では、複数の立
ち上がり検出手段によって前記複数の割り込み信号に各
々に対して信号の立ち上がりを検出し、複数の立ち下が
り検出手段によって前記複数の割り込み信号の各々に対
して信号の立ち下がりを検出し、複数の割り込み処理要
求検出手段前記立ち上がり検出手段の検出結果と前記立
ち下がり検出手段の検出結果とに基づいて前記複数の割
り込み信号の各々に対応する割り込み処理の要求を検出
し、２つめ以上の前記信号の立ち上がりを検出した場合
には、保留手段によって、それ以前に検出された信号の
立ち上がりに対応する当該信号の立ち下がりが検出され
るまで、それ以降の割り込み処理の要求の検出を保留さ
せることを特徴とする。

【００５４】

【発明の実施の形態】以下に本発明について説明する。
図１は、本発明の一実施の形態にかかる割り込みコント
ローラの構成を示す接続図である。図１は、外部割り込
み信号はＩＮＴＰ０とＩＮＴＰ１の２入力の例である。
以下の説明では、外部割り込み信号ＩＮＴＰ１にかかる
構成において外部割り込み信号ＩＮＴＰ０にかかる構成
と同一の部分は符号を併記し、その説明は省略する。

【００５５】図１において、外部割り込み信号ＩＮＴＰ
０ならびに外部割り込み信号ＩＮＴＰ１はノイズ除去回
路１０を介して割り込みフラグであるＩＦ１０３（１２
３）のデータ入力端子Ｄに入力される。これによって、
外部割り込み信号ＩＮＴＰ０（ＩＮＴＰ１）に対するノ
イズ除去信号Ｄ１６（Ｄ１７）が発生すると、この割り
込み信号はＩＦ１０３（１２３）にラッチされる。

【００５６】ＩＦ１０３（１２３）のリセット端子Ｒに
は、Ｄラッチ１１０ａ（１１０ｂ）の出力ＱとＣＰＵが
出力するフラグリセットのための信号ＩＦＲとが入力さ
れるＡＮＤ（論理積）ゲート１０２（１２２）の出力端
子が接続される。

【００５７】またＩＦ１０３（１２３）の出力端子Ｑ
は、入力端子の一方に優先順位指定レジスタであるＰＲ
１０４（１２４）の出力Ｑが接続されるＡＮＤゲート１
０５（１２５）の入力端子の他方と、入力端子の一方に
ＰＲ１０４（１２４）の出力Ｑの反転値が入力されるＡ
ＮＤゲート１０６（１２６）の入力端子の他方とに接続
されている。

【００５８】上述のＰＲ１０４（１２４）にはＩＮＴＰ
０（ＩＮＴＰ１）の優先順位が設定されており、優先順
位としては“１”のとき高位、“０”のとき低位を意味
している。またＡＮＤゲート１０５（１２５）は、外部
割り込み信号ＩＮＴＰ０が発生した時の高位優先を示
し、ＡＮＤゲート１０６（１２６）は低位優先を示して
いる。

【００５９】ＡＮＤゲート１０５（１２５）の出力端子
は、入力端子の一方にシストレジスタ１３２の出力端子
Ｑ０が接続されるＡＮＤゲート１０８（１２８）に接続
され、ＡＮＤゲート１０６（１２６）の出力端子は、入
力端子の一方にシストレジスタ１３２の出力端子Ｑ１が
接続されるＡＮＤゲート１０９（１２９）に接続されて
いる。

【００６０】ノイズ除去信号Ｄ１６、Ｄ１７の各々が入
力されるＯＲ（論理和）ゲート１３０の出力端子は、入
力端子の一方に信号ＩＦＲの反転値が入力されるＡＮＤ
ゲート１３６の入力端子の他方に接続される。このＡＮ
Ｄゲート１３６の出力端子は立ち上がり検出回路１３１
を介してシフトレジスタ１３２のデータ入力端子Ｄに接
続されている。

【００６１】上述のシフトレジスタ１３２は、ノイズ除
去信号Ｄ１６あるいはノイズ除去信号１７の何れかが発
生することにより、その都度データを出力端子Ｑ０なら
びに出力端子Ｑ１へとシフトする。

【００６２】このＱ０は高位優先の判別信号、またＱ１
は低位優先の判別信号を意味し、ＡＮＤゲート１０８
（１２８）は高位優先の割り込み発生、ＡＮＤゲート１
０９（１２９）は低位優先の割り込み発生を示す。

【００６３】ＡＮＤゲート１０８（１２８）の出力端子
ならびにＡＮＤゲート１０９（１２９）の出力端子は、
ＯＲゲート１１１（１１２）の各入力端子に接続され、
ＯＲゲート１１１（１１２）の出力端子はＤラッチ１１
０ａ（１１０ｂ）のデータ入力端子Ｄに接続されてい
る。

【００６４】このＤラッチ１１０ａ（１１０ｂ）のクロ
ック入力端子ＣＬＫにはインバータ１００を介してクロ
ック信号ＣＬＫが入力される。またＤラッチ１１０ａ
（１１０ｂ）のリセット端子Ｒには、入力端子の各々に
クロック信号ＣＬＫの反転値とＯＲゲート３３９の出力
とが入力されるＡＮＤゲート１３４の出力端子が接続さ
れている。

【００６５】このＯＲゲート３３９の入力端子の各々に
は信号ＩＦＲとＡＮＤゲート３３８の出力とが入力され
る。またＡＮＤゲート３３８の入力端子の各々には、立
ち上がり検出回路１３１の出力と後述するＯＲゲート１
１７の出力の反転値とが入力される。

【００６６】このＤラッチ１１０ａ（１１０ｂ）には、
シフトレジスタ１３２によってスキャンされた高位優
先、または低位優先の外部割り込み信号ＩＮＴＰ０（Ｉ
ＮＴＰ１）がラッチされ、高位優先か低位優先かの情報
はシフトレジスタ１３２に保持される。

【００６７】Ｄラッチ１１０ａの出力端子は、Ｄラッチ
１１５ａのデータ入力端子Ｄに接続される。またＤラッ
チ１１０ａの出力の反転値とＤラッチ１１０ｂの出力と
はＡＮＤゲート１１４に入力され、ＡＮＤゲート１１４
の出力端子は、Ｄラッチ１１５ｂのデータ入力端子Ｄに
接続される。このＤラッチ１１５ａ（１１５ｂ）のクロ
ック入力端子ＣＬＫには、後述するシフトレジスタ１３
３の出力端子Ｑ２が接続されている。

【００６８】ＡＮＤゲート１１４は、例えば同位優先の
割り込みが同時に発生しＤラッチ１１０ａの出力ＱとＤ
ラッチ１１０ｂの出力Ｑとがともに“１”となったと
き、１つの割り込みだけを選び出すもので、この例では
ＩＮＴＰ０がＩＮＴＰ１に優先される。

【００６９】Ｄラッチ１１５ａの出力ＱとＤラッチ１１
５ｂの出力Ｑとは、ＯＲゲート１１７に入力され、ＯＲ
ゲート１１７の出力は割り込み要求信号ＩＮＴＲＱとし
てＣＰＵに対して出力される。

【００７０】シフトレジスタ１３３のデータ入力端子Ｄ
には立ち上がり検出回路１３１を介して上述のＡＮＤゲ
ート１３６の出力が入力されている。またシフトレジス
タ１３３のクロック入力端子ＣＬＫにはクロック信号Ｃ
ＬＫが入力され、出力端子Ｑ２はＤラッチ１１５ａ（１
１５ｂ）のクロック入力端子ＣＬＫに接続されている。

【００７１】シフトレジスタ１３３のリセット端子Ｒに
はＡＮＤゲート１３４の出力端子が接続され、割り込み
フラグリセット時にはこのシフトレジスタ１３３も
“０”にリセットされる。

【００７２】ＯＲゲート１３５にはＤラッチ１１５ａの
出力ＱとＤラッチ１１５ｂの出力Ｑとが入力され、ＡＮ
Ｄゲート１３７にはこのＯＲゲート１３５の出力の反転
値とクロック信号ＣＬＫとが入力される。

【００７３】上述の構成によれば、外部割り込み信号Ｉ
ＮＴＰ０、ＩＮＴＰ１に対応するノイズ除去信号Ｄ１
６、１７の立ち上がりを検知した場合、シフトレジスタ
１３２およびシフトレジスタ１３３、Ｄラッチ１１０
ａ、１１０ｂ、１１５ａ、そしてシフトレジスタ１１５
ｂがリセットされる。

【００７４】シフトレジスタ１３２およびシフトレジス
タ１３３、Ｄラッチ１１０ａ、１１０ｂ、１１５ａ、そ
してシフトレジスタ１１５ｂは割り込みスキャン回路１
１のステータスを保持おり、これらをリセットすること
によりスキャン回路１１でのスキャン動作はリセットさ
れる。

【００７５】立ち上がり検出回路１３１による検出信号
は、スキャン回路１１のリセット後にシフトレジスタ１
３２およびシフトレジスタ１３３にラッチされ、スキャ
ン動作は再スタートする。

【００７６】こうして外部割り込み信号は、割り込みス
キャン回路１１によってスキャン処理された後、ディジ
ーチェイン１２を介して割り込み要求発生回路１８に送
られる。この割り込み要求発生回路１８が、割り込み要
求信号ＩＮＴＲＱを図示しないＣＰＵ等に出力する。

【００７７】図２は、ノイズ除去回路１０の具体的な構
成を詳細に示す接続図である。なお以下の説明において
も、外部割り込み信号ＩＮＴＰ１にかかる構成において
外部割り込み信号ＩＮＴＰ０にかかる構成と同一の部分
は符号を併記し、その説明は省略する。

【００７８】外部割り込み信号ＩＮＴＰ０（ＩＮＴＰ
１）は、立ち上がり検出回路９０１（９１１）ならびに
立ち下がり検出回路９０５（９１５）の入力に接続され
る。

【００７９】Ｄラッチ９０２（９１２）のデータ入力端
子Ｄには、この立ち上がり検出回路９０１の出力端子が
接続され、クロック入力端子ＣＬＫにはクロック信号Ｃ
ＬＫの反転値が入力される。

【００８０】Ｄラッチ９０３（９１３）のデータ入力端
子Ｄには、Ｄラッチ９０２（９１２）の出力端子Ｑが接
続され、クロック入力端子ＣＬＫにはクロック信号ＣＬ
Ｋが入力される。ＲＳフリップフロップ３１（４１）の
セット端子Ｓには、Ｄラッチ９０３（９１３）の出力端
子Ｑが接続され、クロック入力端子ＣＬＫにはクロック
信号ＣＬＫの反転値が入力される。

【００８１】上述したＤラッチ９０２（９１２）および
Ｄラッチ９０３（９１３）の各々のリセット端子Ｒに
は、立ち下がり検出回路９０５（９１５）の出力端子が
接続されている。

【００８２】上述の立ち上がり検出回路９０１（９１
１）の出力端子Ｑは、ＲＳフリップフロップ３２（４
２）のセット端子Ｓにも接続され、一方立ち下がり検出
回路９０５（９１５）の出力端子は、ＯＲゲート３３
（４３）の入力端子の一方とＯＲゲート３５（４５）の
入力端子の一方とにも接続されている。

【００８３】上述のＲＳフリップフロップ３１（４１）
の出力端子ＱはＡＮＤゲート３４（４４）の入力端子の
一方とＯＲゲート３３（４３）の入力端子の他方とに接
続されている。

【００８４】このＯＲゲート３３（４３）の出力端子は
ＲＳフリップフロップ３２（４２）のリセット端子Ｒに
接続され、ＲＳフリップフロップ３２（４２）の出力Ｑ
の反転値がＡＮＤゲート４４（３４）の入力端子の他方
に入力される。

【００８５】ＡＮＤゲート３４（４４）の出力はノイズ
除去信号Ｄ１６（Ｄ１７）として出力される一方、ＯＲ
ゲート３４（４５）の入力端子の他方に入力される。こ
のＯＲゲート３５（４５）の出力端子は、ＲＳフリップ
フロップ３１（４１）のリセット端子Ｒに接続されてい
る。

【００８６】このような構成により、例えばＲＳフリッ
プフロップ３２は外部割り込み信号ＩＮＴＰ０の立ち上
がりにより“１”にセットされ、外部割り込み信号ＩＮ
ＴＰ０の立ち下がり、またはＲＳフリップフロップ３１
によりリセットされる。

【００８７】また、外部割り込み信号ＩＮＴＰ０は、立
ち上がり検出回路９０１ならびにＤラッチ９０２、９０
３を介してＲＳフリップフロップ３１のセット端子Ｓに
入力され、ＲＳフリップフロップ３１のリセット端子Ｒ
には、ノイズ除去信号Ｄ１６と立ち下がり検出回路９０
５の出力とが入力されるＯＲゲート３５の出力端子が接
続されている。

【００８８】ＲＳフリップフロップ３１は、Ｄラッチ９
０３の出力Ｑで“１”にセットされ、ノイズ除去信号Ｄ
１６または立ち下がり検出回路９０５の出力によりリセ
ットされる。

【００８９】ＡＮＤゲート３４にはＲＳフリップフロッ
プ３１の出力ＱとＲＳフリップフロップ４２の出力Ｑの
反転信号が入力され、その出力がノイズ除去信号Ｄ１６
となっている。

【００９０】ノイズ除去信号Ｄ１６は、外部割り込み信
号ＩＮＴＰ０のノイズ除去結果としてＲＳフリップフロ
ップ３１から出力される。ただしこのとき、外部割り込
み信号ＩＮＴＰ１の立ち上がり検出結果であるＲＳフリ
ップフロップ４２の出力Ｑが“１”である場合、ノイズ
除去信号Ｄ１６は“０”となる。

【００９１】外部割り込み信号ＩＮＴＰ１がＲＳフリッ
プフロップ４１に入力され、ＲＳフリップフロップ４２
の出力Ｑが“０”となったとき、ノイズ除去信号Ｄ１６
は“１”となる。このとき、ノイズ除去信号Ｄ１７も
“１”となる。

【００９２】図３は、図１あるいは図２に示す各部の信
号の変化の様子を示すタイミングチャートであり、図３
（ａ）は割り込みコントローラのタイミングチャート、
図３（ｂ）はノイズ除去回路のタイミングチャートを示
している。例えば図３（ｂ）に示す時間ｔ41において外
部割り込み信号ＩＮＴＰ０が入力され、時間ｔ42におい
て外部割り込み信号ＩＮＴＰ１が入力されたとする。

【００９３】外部割り込み信号ＩＮＴＰ０は、時間ｔ42
においてクロック信号ＣＬＫの立ち上がりのタイミング
で立ち上がり検出回路９０１にラッチされる。これが順
次Ｄラッチ９０２、Ｄラッチ９０３によってラッチさ
れ、時間ｔ43のクロック信号ＣＬＫの立ち下がりのタイ
ミングで、ＲＳフリップフロップ３１の出力Ｑが“１”
となる。

【００９４】一方外部割り込み信号ＩＮＴＰ１は、時間
ｔ43におけるクロック信号ＣＬＫの立ち上がりのタイミ
ングで立ち上がり検出回路９１１にラッチされる。これ
によって、ＲＳフリップフロップ４２の出力Ｑは“１”
となり、ＡＮＤゲート３４には“０”が入力されるた
め、時間ｔ43ではノイズ除去信号Ｄ１６は“０”とな
る。

【００９５】時間ｔ43において、立ち上がり検出回路９
１１にラッチされた外部割り込み信号ＩＮＴＰ１は、以
後順次Ｄラッチ９１２、Ｄラッチ９１３によってラッチ
される。

【００９６】そして時間ｔ44のクロック信号ＣＬＫの立
ち下がりでＲＳフリップフロップ４１の出力Ｑが“１”
となり、これがＲＳフリップフロップ４２のリセット端
子Ｒに入力されるため、ＲＳフリップフロップ４２の出
力Ｑはリセットされる。

【００９７】これにより、ＡＮＤゲート３４には“１”
が入力され、時間ｔ44のクロック信号ＣＬＫの立ち下が
りタイミングで、ノイズ除去信号Ｄ１６は“１”とな
る。また同時に、ＲＳフリップフロップ３２は、そのリ
セット端子ＲにＲＳフリップフロップ３１の出力Ｑが入
力されているために、リセットされる。

【００９８】また、時間ｔ44のクロック信号ＣＬＫの立
ち下がりのタイミングで、ＲＳフリップフロップ４１の
出力Ｑは“１”となり、このときＲＳフリップフロップ
３２の出力Ｑはリセットされる。このため、ＡＮＤゲー
ト４４の出力は“１”となり、ノイズ除去信号Ｄ１７が
“１”となる。

【００９９】こうして、外部割り込み信号ＩＮＴＰ０が
時間ｔ41において入力され、外部割り込み信号ＩＮＴＰ
１が時間ｔ42において入力されても、ノイズ除去信号Ｄ
１６、Ｄ１７は時間ｔ44において同時にスキャン回路１
１に伝達される。このため、あたかも外部割り込み信号
ＩＮＴＰ０、ＩＮＴＰ１が全く同時に入力されたかのよ
うに、スキャン回路１１の動作を開始することができ
る。

【０１００】以上説明したように、先に発生した外部割
り込み信号ＩＮＴＰ０はＲＳフリップフロップ３１に到
達するが、後に発生した外部割り込み信号ＩＮＴＰ１を
保持するＲＳフリップフロップ４２によりノイズ除去信
号Ｄ１６の出力は抑えられる。

【０１０１】このため、外部割り込み信号ＩＮＴＰ１が
ＲＳフリップフロップ４１に到達したタイミングで、同
時にノイズ除去信号Ｄ１６、Ｄ１７を出力させることが
できる。

【０１０２】従って、あたかも外部割り込み信号ＩＮＴ
Ｐ０ならびに外部割り込み信号ＩＮＴＰ１が全く同時に
入力されたかのように、スキャン回路１１の動作を開始
することができる。このため、優先制御処理が誤りなく
正常に機能する。

【０１０３】このとき、ノイズ除去信号Ｄ１６、Ｄ１７
の出力を抑えるＲＳフリップフロップ４２、ならびにＲ
Ｓフリップフロップ３２は、ＲＳフリップフロップ４１
ならびにＲＳフリップフロップ３１によってリセットさ
れる。

【０１０４】このため、例えば外部割り込み信号ＩＮＴ
Ｐ０によってノイズ除去信号Ｄ１６が出力された後に外
部割り込み信号ＩＮＴＰ１入力されても、ノイズ除去信
号Ｄ１６の出力が抑えられることはない。

【０１０５】即ち、外部割り込みがある程度近接してい
ない場合には、本実施の形態におけるノイズ除去信号の
抑制処理は起動されない。本実施の形態では、外部割り
込み信号入力が２クロック以内に近接している場合に、
ノイズ除去信号の抑制処理が起動される。即ち、外部割
り込みが近接していない場合（本実施の形態においてノ
イズ除去信号の抑制処理が起動されない場合）において
は、従来と同じタイミングでノイズ除去信号は発生す
る。

【０１０６】なお上述の実施の形態では、外部割り込み
信号の本数が２本の場合を例に挙げて説明したが、本発
明では外部割り込み信号の本数がこれより増加しても、
上述の実施の形態と同様の効果を得ることができる。

【０１０７】

【発明の効果】以上説明したように、この発明によれ
ば、複数の割り込み処理の各々に対応する優先順位を予
め設定し、複数の割り込み処理の各々に対する割り込み
信号を入力し、後に入力された割り込み信号に対応する
優先順位が先に入力された割り込み信号に対応する優先
順位より高い場合には、先に入力された割り込み信号に
対応する割り込み要求を中止して後に入力された割り込
み信号に対応する割り込み要求を発生し、後に入力され
た割り込み信号に対応する割り込み処理の終了後に先に
入力された割り込み信号に対応する割り込み要求の発生
を再開する。ここで複数のレジスタに複数の割り込み処
理の各々に対応して割り込み処理の優先順位を記憶し、
複数のラッチ複数の割り込み信号の各々に対応して割り
込み要求を発生し、２つ以上の割り込み信号が入力され
た場合にはリセット手段によって複数のレジスタに記憶
された割り込み処理の優先順位に基づいて割り込み処理
の優先順位の低い割り込み処理に対応するラッチをリセ
ットし、また、複数の立ち上がり検出手段によって複数
の割り込み信号に各々に対して信号の立ち上がりを検出
し、複数の立ち下がり検出手段によって複数の割り込み
信号の各々に対して信号の立ち下がりを検出し、複数の
割り込み処理要求検出手段立ち上がり検出手段の検出結
果と立ち下がり検出手段の検出結果とに基づいて複数の
割り込み信号の各々に対応する割り込み処理の要求を検
出し、２つめ以上の信号の立ち上がりを検出した場合に
は、保留手段によって、それ以前に検出された信号の立
ち上がりに対応する信号の立ち下がりが検出されるま
で、それ以降の割り込み処理の要求の検出を保留させる
ので、予め設定された優先順位通りに正確に、ＣＰＵに
割り込み処理を要求することができる割り込み制御回路
および割り込み制御方法が実現可能であるという効果が
得られる。

【０１０８】例えば本発明は、外部割り込みの受付け優
先順位をスキャン時に優先制御するため、高位の優先順
位割り込みは確実に優先して時間に厳格を処理を実行す
るので、携帯機器等における割り込み処理に適用でき
る。

【０１０９】また、外部割り込み入力時の同時判定に時
間幅を設けることで、外部割り込みの配線長や容量等に
よる微妙な立ち上がり時間の時間差はスキャン結果に影
響しなくなる。このため、外付け回路設計時の配線長や
容量等の許容範囲が広くなり、外付け回路設計の自由度
が増大する。

【０１１０】さらに、外部割り込みの受付け優先順位を
スキャン時に優先制御することで、高位優先割り込み処
理へのネスティング処理が不要となる。このため、マイ
コンの処理の高速化や低消費電力化を図ることができ、
携帯機器等での応用ではバッテリーの長寿命化が可能と
なる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態にかかる割り込みコン
トローラの構成を示す接続図である。

【図２】 図１に示すノイズ除去回路１０の具体的な構
成を詳細に示す接続図である。

【図３】 図１あるいは図２に示す各部の信号の変化の
様子を示すタイミングチャートである。

【図４】 一般的にマイコンを内蔵する場合の構成を示
すブロック図である。

【図５】 図４に示すＣＰＵ１に対する割り込みを制御
する割り込みコントローラの従来例の構成を示す接続図
である。

【図６】 従来の割り込みコントローラの詳細な構成例
を示す接続図である。

【図７】 図６に示すノイズ除去回路５１０の具体的な
構成を詳細に示す接続図である。

【図８】 図６あるいは図７に示す各部の信号の変化の
様子を示すタイミングチャートである。

【符号の説明】

１ ＣＰＵ ２ メモリ ３ 周辺回路 ４ マイコン ５ 外部回路 ６ 内部バス １０ ノイズ除去回路 １１ 割り込みスキャン回路 １２ ディジーチェイン １８ 割り込み要求発生回路 ３１、３２ ＲＳフリップフロップ ３３、４３ ＯＲゲート ３４、４４ ＡＮＤゲート ３５、４５ ＯＲゲート ４１、４２ ＲＳフリップフロップ １００ インバータ １０２、１２２ ＡＮＤゲート １０３、１２３ ＩＦ １０４、１２４ ＰＲ １０５、１０６ ＡＮＤゲート １０９、１１４、３３８ ＡＮＤゲート １１０ａ、１１０ｂ Ｄラッチ １１１、１１２ ＯＲゲート １１５ａ、１１５ｂ Ｄラッチ １１７、３３９ ＯＲゲート １２５、１２６ ＡＮＤゲート １３０、１３５ ＯＲゲート １３１ 立ち上がり検出回路 １３２、１３３ シストレジスタ １３４、１０８ ＡＮＤゲート １３６、１３７ ＡＮＤゲート ２００ インバータ ２０２、２２２ ＡＮＤゲート ２０３、２２３ ＩＦ ２０４、２２４ ＰＲ ２０５、２０６ ＡＮＤゲート ２０９、２１４ ＡＮＤゲート ２１０ａ、２１０ｂ Ｄラッチ ２１１、２１２ ＯＲゲート ２１５ａ、２１５ｂ Ｄラッチ ２２５、２２６ ＡＮＤゲート ２３０、２３５、２１７ ＯＲゲート ２３１ 立ち上がり検出回路 ２３２、２３３ シストレジスタ ２３４、２０８ ＡＮＤゲート ２３６、２３７ ＡＮＤゲート ５１０ ノイズ除去回路 ５１１ 割り込みスキャン回路 ５１２ ディジーチェイン ５１８ 割り込み要求発生回路 ８０１、８１１ 立ち上がり検出回路 ８０２〜８０４ Ｄラッチ ８０５、８１５ 立ち下がり検出回路 ８１２〜８１４ Ｄラッチ ９０１、９１１ 立ち上がり検出回路 ９０２、９０３ Ｄラッチ ９０５、９１５ 立ち下がり検出回路 ９１２、９１３ Ｄラッチ ＣＬＫ クロック信号 Ｄ１６、Ｄ１７ ノイズ除去信号 Ｄ２１６、Ｄ２１７ ノイズ除去信号 ＩＮＴＰ０、ＩＮＴＰ１ 外部割り込み信号 ＩＮＴＲＱ 割り込み要求信号

【手続補正書】

【提出日】平成１１年２月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 割り込み制御回路

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【発明の属する技術分野】この発明は、コンピュータの
中央処理装置等に対して外部から入力される割り込み処
理要求の信号を制御する割り込み制御回路に関する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】この発明は、このような背景の下になされ
たもので、予め設定された優先順位通りに正確に、ＣＰ
Ｕに割り込み処理を要求することができる割り込み制御
回路を提供することを目的としている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、複数の割り
込み信号をそれぞれラッチする複数のラッチ手段と、所
定時間内に入力された複数の割り込み信号の内、最後に
入力された割り込み信号が対応するラッチ手段から出力
されるタイミングで前記所定時間内に入力された前記複
数の割り込み信号を対応する複数のラッチ手段から同時
に出力する出力手段と、該出力手段により同時に出力さ
れた前記複数の割り込み信号の優先順位判定を行う優先
順位判定手段とを有することを特徴とする。また、請求
項２に記載の発明にあっては、第１及び第２の割り込み
信号の電位の変化を検出する第１及び第２の検出回路
と、変化した前記第１及び第２の割り込み信号の電位が
所定時間以上維持された時に該第１及び第２の割り込み
信号を出力する第１及び第２のラッチ回路と、前記第１
の割り込み信号が前記第１のラッチ回路から出力される
前に前記第２の割り込み信号が前記第２の検出回路に入
力された場合に前記第１の割り込み信号を無効化し、前
記第２の割り込み信号が前記第２のラッチ回路から出力
された時点で前記第１の割り込み信号を出力する第１の
マスク出力回路と、前記第２の割り込み信号が前記第２
のラッチ回路から出力される前に前記第１の割り込み信
号が前記第１の検出回路に入力された場合に前記第２の
割り込み信号を無効化し、前記第１の割り込み信号が前
記第１のラッチ回路から出力された時点で前記第２の割
り込み信号を出力する第２のマスク出力回路と、前記第
１のマスク出力回路と前記第２のマスク出力回路から同
時に出力された前記第１及び第２の割り込み信号の優先
順位判定を行う優先順位判定回路とを有することを特徴
とする。また、請求項３に記載の発明にあっては、請求
項２記載の割り込み制御回路では、前記第１及び第２の
検出回路が前記第１及び第２の割り込み信号の立ち上が
りエッジを検出する第１及び第２の立ち上がり検出回路
と、前記第１及び第２の割り込み信号の立ち下がりエッ
ジを検出する第１及び第２の立ち下がり検出回路である
ことを特徴とする。また、請求項４に記載の発明にあっ
ては、請求項３記載の割り込み制御回路では、前記第１
及び第２のラッチ回路が前記第１及び第２の立ち上がり
検出回路にデータ入力端子が前記第１及び第２の立ち下
がり検出回路にリセット端子が接続された１個以上直列
接続された第１及び第２のＤラッチと、該第１及び第２
のＤラッチの最終段の出力がセット端子に前記立ち下が
り検出回路の出力がリセット端子に接続された第１及び
第２のＲＳフリップフロップであることを特徴とする。
また、請求項５に記載の発明にあっては、請求項４記載
の割り込み制御回路では、前記第１及び第２のＤラッチ
がＤラッチを２個直列接続するものであることを特徴と
する。また、請求項６に記載の発明にあっては、請求項
４記載の割り込み制御回路では、前記第１及び第２のＲ
Ｓフリップフロップは前記第１及び第２のマスク出力回
路の出力によってもリセットされることを特徴とする。
また、請求項７に記載の発明にあっては、請求項４から
６に記載の割り込み制御回路では、前記第１及び第２の
マスク出力回路がそれぞれ前記第２及び第１の立ち上が
り検出回路の出力がセット端子に前記第２及び第１の立
ち下がり検出回路の出力と前記第２及び第１のＲＳフリ
ップフロップの出力の論理和がリセット端子に接続され
る第３及び第４のＲＳフリップフロップと、前記第１及
び第２のＲＳフリップフロップの出力が一端に接続され
前記第３及び第４のＲＳフリップフロップの出力の反転
信号が他端に接続された第１及び第２のＡＮＤゲートか
ら成ることを特徴とする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１０７

【補正方法】変更

【補正内容】

【０１０７】

【発明の効果】以上説明したように、この発明では、複
数の割り込み信号をそれぞれラッチする複数のラッチ手
段と、所定時間内に入力された複数の割り込み信号の
内、最後に入力された割り込み信号が対応するラッチ手
段から出力されるタイミングで所定時間内に入力された
複数の割り込み信号を対応する複数のラッチ手段から同
時に出力する出力手段と、出力手段により同時に出力さ
れた複数の割り込み信号の優先順位判定を行う優先順位
判定手段とを有する。また、第１及び第２の割り込み信
号の電位の変化を検出する第１及び第２の検出回路と、
変化した第１及び第２の割り込み信号の電位が所定時間
以上維持された時に第１及び第２の割り込み信号を出力
する第１及び第２のラッチ回路と、第１の割り込み信号
が第１のラッチ回路から出力される前に第２の割り込み
信号が第２の検出回路に入力された場合に第１の割り込
み信号を無効化し、第２の割り込み信号が第２のラッチ
回路から出力された時点で第１の割り込み信号を出力す
る第１のマスク出力回路と、第２の割り込み信号が第２
のラッチ回路から出力される前に第１の割り込み信号が
第１の検出回路に入力された場合に第２の割り込み信号
を無効化し、第１の割り込み信号が第１のラッチ回路か
ら出力された時点で第２の割り込み信号を出力する第２
のマスク出力回路と、第１のマスク出力回路と第２のマ
スク出力回路から同時に出力された第１及び第２の割り
込み信号の優先順位判定を行う優先順位判定回路とを有
する。また、第１及び第２の検出回路は第１及び第２の
割り込み信号の立ち上がりエッジを検出する第１及び第
２の立ち上がり検出回路と、第１及び第２の割り込み信
号の立ち下がりエッジを検出する第１及び第２の立ち下
がり検出回路である。また、第１及び第２のラッチ回路
は第１及び第２の立ち上がり検出回路にデータ入力端子
が第１及び第２の立ち下がり検出回路にリセット端子が
接続された１個以上直列接続された第１及び第２のＤラ
ッチと、第１及び第２のＤラッチの最終段の出力がセッ
ト端子に立ち下がり検出回路の出力がリセット端子に接
続された第１及び第２のＲＳフリップフロップである。
また、第１及び第２のＤラッチがＤラッチを２個直列接
続するものである。また、第１及び第２のＲＳフリップ
フロップは第１及び第２のマスク出力回路の出力によっ
てもリセットされる。また、第１及び第２のマスク出力
回路はそれぞれ第２及び第１の立ち上がり検出回路の出
力がセット端子に第２及び第１の立ち下がり検出回路の
出力と第２及び第１のＲＳフリップフロップの出力の論
理和がリセット端子に接続される第３及び第４のＲＳフ
リップフロップと、第１及び第２のＲＳフリップフロッ
プの出力が一端に接続され第３及び第４のＲＳフリップ
フロップの出力の反転信号が他端に接続された第１及び
第２のＡＮＤゲートから成るので、予め設定された優先
順位通りに正確に、ＣＰＵに割り込み処理を要求するこ
とができる割り込み制御回路が実現可能であるという効
果が得られる。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の割り込み処理の各々に対応する優
   先順位が予め設定され、 前記複数の割り込み処理の各々に対する割り込み信号が
   入力され、 後に入力された割り込み信号に対応する前記優先順位が
   先に入力された割り込み信号に対応する前記優先順位よ
   り高い場合には、 前記先に入力された割り込み信号に対応する割り込み要
   求を中止して前記後に入力された割り込み信号に対応す
   る割り込み要求を発生し、 前記後に入力された割り込み信号に対応する割り込み処
   理の終了後に前記先に入力された割り込み信号に対応す
   る割り込み要求の発生を再開することを特徴とする割り
   込み制御回路。
2. 【請求項２】 前記複数の割り込み処理の各々に対応し
   て割り込み処理の優先順位を記憶する複数のレジスタ
   と、 前記複数の割り込み信号の各々に対応して前記割り込み
   要求を発生する複数のラッチと、 ２つ以上の割り込み信号が入力された場合に前記複数の
   レジスタに記憶された割り込み処理の優先順位に基づい
   て前記割り込み処理の優先順位の低い割り込み処理に対
   応する前記ラッチをリセットするリセット手段とを具備
   することを特徴とする請求項１に記載の割り込み制御回
   路。
3. 【請求項３】 前記複数の割り込み信号に各々に対して
   信号の立ち上がりを検出する複数の立ち上がり検出手段
   と、 前記複数の割り込み信号の各々に対して信号の立ち下が
   りを検出する複数の立ち下がり検出手段と、 前記立ち上がり検出手段の検出結果と前記立ち下がり検
   出手段の検出結果とに基づいて前記複数の割り込み信号
   の各々に対応する割り込み処理の要求を検出する複数の
   割り込み処理要求検出手段と、 ２つめ以上の前記信号の立ち上がりを検出した場合に
   は、それ以前に検出された信号の立ち上がりに対応する
   当該信号の立ち下がりが検出されるまで、それ以降の割
   り込み処理の要求の検出を保留させる保留手段とを具備
   することを特徴とする請求項１あるいは請求項２の何れ
   かに記載の割り込み制御回路。
4. 【請求項４】 複数の割り込み処理の各々に対応する優
   先順位を予め設定し、 前記複数の割り込み処理の各々に対する割り込み信号を
   入力し、 後に入力された割り込み信号に対応する前記優先順位が
   先に入力された割り込み信号に対応する前記優先順位よ
   り高い場合には、 前記先に入力された割り込み信号に対応する割り込み要
   求を中止して前記後に入力された割り込み信号に対応す
   る割り込み要求を発生し、 前記後に入力された割り込み信号に対応する割り込み処
   理の終了後に前記先に入力された割り込み信号に対応す
   る割り込み要求の発生を再開することを特徴とする割り
   込み制御方法。
5. 【請求項５】 複数のレジスタに前記複数の割り込み処
   理の各々に対応して割り込み処理の優先順位を記憶し、 複数のラッチ前記複数の割り込み信号の各々に対応して
   前記割り込み要求を発生し、 ２つ以上の割り込み信号が入力された場合にはリセット
   手段によって前記複数のレジスタに記憶された割り込み
   処理の優先順位に基づいて前記割り込み処理の優先順位
   の低い割り込み処理に対応する前記ラッチをリセットす
   ることを特徴とする請求項４に記載の割り込み制御方
   法。
6. 【請求項６】 複数の立ち上がり検出手段によって前記
   複数の割り込み信号に各々に対して信号の立ち上がりを
   検出し、 複数の立ち下がり検出手段によって前記複数の割り込み
   信号の各々に対して信号の立ち下がりを検出し、 複数の割り込み処理要求検出手段前記立ち上がり検出手
   段の検出結果と前記立ち下がり検出手段の検出結果とに
   基づいて前記複数の割り込み信号の各々に対応する割り
   込み処理の要求を検出し、 ２つめ以上の前記信号の立ち上がりを検出した場合に
   は、保留手段によって、それ以前に検出された信号の立
   ち上がりに対応する当該信号の立ち下がりが検出される
   まで、それ以降の割り込み処理の要求の検出を保留させ
   ることを特徴とする請求項４あるいは請求項５の何れか
   に記載の割り込み制御方法。