JPS6211943A - 診断方式 - Google Patents
診断方式Info
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- JPS6211943A JPS6211943A JP60133817A JP13381785A JPS6211943A JP S6211943 A JPS6211943 A JP S6211943A JP 60133817 A JP60133817 A JP 60133817A JP 13381785 A JP13381785 A JP 13381785A JP S6211943 A JPS6211943 A JP S6211943A
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- JP
- Japan
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- processor
- circuit
- signal
- diagnosis
- diagnostic
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主装置と従装置とを具備するシステムにおいて、従装置
内の診断回路が主装置からの指示により内部の診断を実
行す゛る間、従装置のプロセッサの動作を停止させ、診
断終了時に再起動させることにより、内部の診断を充分
実行させるものである。
内の診断回路が主装置からの指示により内部の診断を実
行す゛る間、従装置のプロセッサの動作を停止させ、診
断終了時に再起動させることにより、内部の診断を充分
実行させるものである。
本発明は主装置と従装置とを具備するシステムにおいて
、従装置内の診断機能を充実可能とする診断方式に関す
る。
、従装置内の診断機能を充実可能とする診断方式に関す
る。
例えば分散制御形電子交換機等の如く、電子交換機全般
を管理制御する中央制御装置と、複数の通話路装置とが
バスを介して接続され、中央制御装置が各通話路装置に
内蔵されるプロセッサとの間で種々の情報を授受し乍ら
通話路装置の制御を行うシステムにおいて、中央制御装
置と通話路装置内のプロセッサとの間の情報伝達に異常
を来した場合に、通話路装置内の診断が充分に実行可能
であることが望ましい。
を管理制御する中央制御装置と、複数の通話路装置とが
バスを介して接続され、中央制御装置が各通話路装置に
内蔵されるプロセッサとの間で種々の情報を授受し乍ら
通話路装置の制御を行うシステムにおいて、中央制御装
置と通話路装置内のプロセッサとの間の情報伝達に異常
を来した場合に、通話路装置内の診断が充分に実行可能
であることが望ましい。
第３図はこの種の電子交換機における従来ある診断方式
の一例を示す図である。
の一例を示す図である。
第３図において、主装置である中央制御装置１と、従装
置である通話路装置２とが、バス３を介して接続されて
いる。
置である通話路装置２とが、バス３を介して接続されて
いる。
通話路装置２内には、プロセッサ２１、インタフェース
回路２２、送信メモリ２３、受信メモリ２４、計数回路
２５および診断回路２６が設けられている。
回路２２、送信メモリ２３、受信メモリ２４、計数回路
２５および診断回路２６が設けられている。
プロセッサ２１は、中央制御装置１に伝達すべき情報を
送信メモリ２３に蓄積し、中央制御装置１はバス３およ
びインタフェース回路２２を介して送信メモリ２３に蓄
積されている情報を読取ることにより、プロセッサ２１
からの情報を受信する。
送信メモリ２３に蓄積し、中央制御装置１はバス３およ
びインタフェース回路２２を介して送信メモリ２３に蓄
積されている情報を読取ることにより、プロセッサ２１
からの情報を受信する。
また中央制御装置Ｉは、プロセッサ２１に伝達すべき情
報を、ハス３およびインタフェース回路２２を介して受
信メモリ２４に蓄積し、プロセッサ２１は受信メモリ２
４に蓄積されている情報を読取ることにより、中央制御
装置１からの情報を受信する。
報を、ハス３およびインタフェース回路２２を介して受
信メモリ２４に蓄積し、プロセッサ２１は受信メモリ２
４に蓄積されている情報を読取ることにより、中央制御
装置１からの情報を受信する。
一方計数回路２５は、所定周期のクロ・７り信号を計数
し、所定時間が経過すると再起動信号（ａｉｉｉ理値１
）を発生し、プロセッサ２１の再起動端子Ｒ３Ｔに伝達
する。中央制御装置ｌが正常に稼動している場合には、
前記時間より短い時間間隔で、タイマリセント端子ＴＭ
からタイマリセット信号を計数回路２５に伝達し、計数
回路２５を初期設定させる。その結果引数回路２５が再
起動信号を発生ずることは無く、プロセッサ２１は正常
動作を継続する。
し、所定時間が経過すると再起動信号（ａｉｉｉ理値１
）を発生し、プロセッサ２１の再起動端子Ｒ３Ｔに伝達
する。中央制御装置ｌが正常に稼動している場合には、
前記時間より短い時間間隔で、タイマリセント端子ＴＭ
からタイマリセット信号を計数回路２５に伝達し、計数
回路２５を初期設定させる。その結果引数回路２５が再
起動信号を発生ずることは無く、プロセッサ２１は正常
動作を継続する。
診断回路２６は、ｊｍ話路装置２内のプロセッサ２１の
周辺回路、例えば送信メモリ２３および受信メモリ２４
等の診断を、中央制御語Ｗ１から伝達される診断指示に
基づき実行する。
周辺回路、例えば送信メモリ２３および受信メモリ２４
等の診断を、中央制御語Ｗ１から伝達される診断指示に
基づき実行する。
今中央制御装置Ｉと通話路装置２との情報授受に異常が
発生した場合、中央制御装置１はバス３およびインタフ
ェース回路２２を介して診断回路２６に診断指示を伝達
する。
発生した場合、中央制御装置１はバス３およびインタフ
ェース回路２２を介して診断回路２６に診断指示を伝達
する。
通話路装置２においては、中央制御装置ｌからの診断指
示を受信した診断回路２６が通話路装置２内部の診断を
試みるが、プロセッサ２１の動作を停止させる手段を持
たず、プロセッサ２１は送信メモリ２３に対する情報の
蓄積を引続き実行する為、送信メモリ２３の診断を実行
することが不可能であった。
示を受信した診断回路２６が通話路装置２内部の診断を
試みるが、プロセッサ２１の動作を停止させる手段を持
たず、プロセッサ２１は送信メモリ２３に対する情報の
蓄積を引続き実行する為、送信メモリ２３の診断を実行
することが不可能であった。
〔発明が解決しようとする問題点３
以上の説明から明らかな如く、従来ある診断方式におい
ては、診断回路２６はプロセッサ２１の動作を停止させ
る手段を持っていなかった。その結果プロセッサ２１が
独自に制御する送信メモリ２３等の周辺回路を診断する
ことが不可能であり、中央制御装置１とプロセッサ２１
との間の情報授受の異常原因を充分診断することが不可
能であった。
ては、診断回路２６はプロセッサ２１の動作を停止させ
る手段を持っていなかった。その結果プロセッサ２１が
独自に制御する送信メモリ２３等の周辺回路を診断する
ことが不可能であり、中央制御装置１とプロセッサ２１
との間の情報授受の異常原因を充分診断することが不可
能であった。
第１図は本発明の原理を示す図である。
第１図においては、主装置から従装置に対し診断指示が
伝達されてから診断回路２６°が従装置の診断を終了す
る迄の間、プロセッサに対する割込信号を発生する機能
２６１を診断回路２６１に付与し、診断回路２６′が発
生する割込信号を前記プロセンサ２１に伝達する手段２
７と、プロセッサ２１からタイマリセット信号が伝達さ
れぬ場合にプロセッサ２１に対して再起動信号を伝達す
る計数回路２５が発生する前記再起動信号を診断回路２
６°が割込信号を発生している間阻止する手段２８とを
設ける。
伝達されてから診断回路２６°が従装置の診断を終了す
る迄の間、プロセッサに対する割込信号を発生する機能
２６１を診断回路２６１に付与し、診断回路２６′が発
生する割込信号を前記プロセンサ２１に伝達する手段２
７と、プロセッサ２１からタイマリセット信号が伝達さ
れぬ場合にプロセッサ２１に対して再起動信号を伝達す
る計数回路２５が発生する前記再起動信号を診断回路２
６°が割込信号を発生している間阻止する手段２８とを
設ける。
即ち本発明によれば、主装置からの診断指示を受信した
診断回路が、従装置を診断する間、従装置内のプロセッ
サを停止させることが可能となり、診断回路が充分プロ
セッサの周辺回路を診断することが出来、主装置と従装
置との間の情報授受の異常原因を充分診断することが可
能となる。
診断回路が、従装置を診断する間、従装置内のプロセッ
サを停止させることが可能となり、診断回路が充分プロ
セッサの周辺回路を診断することが出来、主装置と従装
置との間の情報授受の異常原因を充分診断することが可
能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による診断方式を示す図であ
る。なお、企図を通じて同一符号は同一対献物を示す。
る。なお、企図を通じて同一符号は同一対献物を示す。
また第２図においても、主装置として中央制御装置１が
、また従装置として通話路装置２が示される。
、また従装置として通話路装置２が示される。
第２図においては、割込信号発生機能として割込信号発
生部２６１が診断回路２６°内に設けられ、また割込信
号をプロセッサ２１に伝達する手段として信号線２７が
設けられ、更に計数回路２５が発生するリセット信号を
阻止する手段としてゲート２８が設けられている。
生部２６１が診断回路２６°内に設けられ、また割込信
号をプロセッサ２１に伝達する手段として信号線２７が
設けられ、更に計数回路２５が発生するリセット信号を
阻止する手段としてゲート２８が設けられている。
第２図においても、プロセッサ２１と中央制御装置１と
は、送信メモリ２３、受信メモリ２４、インタフェース
回路２２およびバス３を介して情報の授受を実行する。
は、送信メモリ２３、受信メモリ２４、インタフェース
回路２２およびバス３を介して情報の授受を実行する。
今中央制御装ｗ１と通話路装置２との情報授受に異常が
発生した場合、中央制御装置１はバス３およびインタフ
ェース回路２２を介して診断回路２６１に診断指示を伝
達する。
発生した場合、中央制御装置１はバス３およびインタフ
ェース回路２２を介して診断回路２６１に診断指示を伝
達する。
通話路装置２においては、中央制御装置１からの診断指
示を受信した診断回路２６“は割込信号発生部２６１を
起動し、割込信号（論理値１）を信号線２７に送出する
。プロセッサ２１は、割込端子ＮＭＩに割込信号を入力
されて稼動を停止する。その結果タイマリセント端子Ｔ
Ｍから計数回路２５にはタイマリセット信号が伝達され
なくなり、計数回路２５は前回リセットされてから前記
所定時間が経過した後、再起動信号を送出する。
示を受信した診断回路２６“は割込信号発生部２６１を
起動し、割込信号（論理値１）を信号線２７に送出する
。プロセッサ２１は、割込端子ＮＭＩに割込信号を入力
されて稼動を停止する。その結果タイマリセント端子Ｔ
Ｍから計数回路２５にはタイマリセット信号が伝達され
なくなり、計数回路２５は前回リセットされてから前記
所定時間が経過した後、再起動信号を送出する。
然し割込信号はゲート２８にも伝達され、ゲート２８を
遮断状態とする。その結果計数回路２５が発生する再起
動信号は、診断回路２６°から割込信号が送出されてい
る間は、プロセッサ２１の再起動端子Ｒ３Ｔに伝達され
ない。
遮断状態とする。その結果計数回路２５が発生する再起
動信号は、診断回路２６°から割込信号が送出されてい
る間は、プロセッサ２１の再起動端子Ｒ３Ｔに伝達され
ない。
プロセッサ２１が稼動を停止している間、診断回路２６
°は通話路装置２内部の診断を実行する。
°は通話路装置２内部の診断を実行する。
今回は、プロセッサ２１は送信メモリ２３に対する情報
の蓄積も行わない為、診断回路２６°は送信メモリ２３
の診断も充分実行することが出来る。
の蓄積も行わない為、診断回路２６°は送信メモリ２３
の診断も充分実行することが出来る。
通話路装置２内部の診断を終了すると、診断回路２６１
は割込信号発生部２６１を復旧させ、信号線２７に送出
してい・た割込信号を停止（論理値０）させる。その結
果プロセッサ２１は、割込端子ＮＭＩに伝達されていた
割込信号−が除去されて再起動可能となる。またゲート
２８も再び導通状態となる為、計数回路２５が発生して
いた再起動信号はゲート２８を介してプロセッサ２１の
再起動端子Ｒ３Ｔに伝達される。その結果プロセッサ２
１は再び起動され、稼動を開始する。
は割込信号発生部２６１を復旧させ、信号線２７に送出
してい・た割込信号を停止（論理値０）させる。その結
果プロセッサ２１は、割込端子ＮＭＩに伝達されていた
割込信号−が除去されて再起動可能となる。またゲート
２８も再び導通状態となる為、計数回路２５が発生して
いた再起動信号はゲート２８を介してプロセッサ２１の
再起動端子Ｒ３Ｔに伝達される。その結果プロセッサ２
１は再び起動され、稼動を開始する。
以上の説明から明らかな如く、本実施例によれば、中央
制御装Ｗ１から通話路装置２に診断指示が伝達された場
合に、診断回路２６”はプロセッサ２１を稼動停止させ
ることが可能となる為、診断回路２６’は送信メモリ２
３等のプロセッサ２１の周辺回路を充分診断することが
可能となる。
制御装Ｗ１から通話路装置２に診断指示が伝達された場
合に、診断回路２６”はプロセッサ２１を稼動停止させ
ることが可能となる為、診断回路２６’は送信メモリ２
３等のプロセッサ２１の周辺回路を充分診断することが
可能となる。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ば主装置および従装置は中央制御装置１および通話路装
置２に限定されることは無く、他に幾多の変形が考慮さ
れるが、何れの場合にも本発明の効果は変わらない。ま
た本発明の対象となるシステムは、分散制御形電子交換
機に限定されぬことは云う迄も無い。
ば主装置および従装置は中央制御装置１および通話路装
置２に限定されることは無く、他に幾多の変形が考慮さ
れるが、何れの場合にも本発明の効果は変わらない。ま
た本発明の対象となるシステムは、分散制御形電子交換
機に限定されぬことは云う迄も無い。
以上、本発明によれば、前記システムにおいて、診断回
路が充分プロセッサの周辺回路を診断することが出来、
主装置と従装置との間の情報授受の異常原因を充分診断
することが可能となる。
路が充分プロセッサの周辺回路を診断することが出来、
主装置と従装置との間の情報授受の異常原因を充分診断
することが可能となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による診断方式を示す図、第３図は従来ある診断方
式の一例を示す図である。 図において、１は中央制御装置、２は通話路装置、３は
バス、２１はプロセッサ、２２はインタフェース回路、
２３は送信メモリ、２４は受信メモリ、２５は計数回路
、２６および２６’は診断回路、２７は信号線、２８は
ゲート、２６１は割込信号発生部、を示す。 小発貼の源、遠国 茅 １ 区 ホ発日月グ寅訪セ劇 午 ２ 霞 榎悉Ｊ−）３紛切ケ釘 午 ３ 【
施例による診断方式を示す図、第３図は従来ある診断方
式の一例を示す図である。 図において、１は中央制御装置、２は通話路装置、３は
バス、２１はプロセッサ、２２はインタフェース回路、
２３は送信メモリ、２４は受信メモリ、２５は計数回路
、２６および２６’は診断回路、２７は信号線、２８は
ゲート、２６１は割込信号発生部、を示す。 小発貼の源、遠国 茅 １ 区 ホ発日月グ寅訪セ劇 午 ２ 霞 榎悉Ｊ−）３紛切ケ釘 午 ３ 【
Claims (1)
- 【特許請求の範囲】 主装置と、プロセッサ（２１）および診断回路（２６′
）を内蔵する従装置とを具備するシステムにおいて、 前記主装置から前記従装置に対し診断指示が伝達されて
から前記診断回路（２６′）が前記従装置の診断を終了
する迄の間、前記プロセッサに対する割込信号を発生す
る機能（２６１）を前記診断回路（２６′）に付与し、 前記診断回路（２６′）が発生する割込信号を前記プロ
セッサ（２１）に伝達する手段（２７）と、前記プロセ
ッサ（２１）からタイマリセット信号が伝達されぬ場合
に該プロセッサ（２１）に対して再起動信号を伝達する
計数回路（２５）が発生する前記再起動信号を前記診断
回路（２６′）が前記割込信号を発生している間阻止す
る手段（２８）とを設けることを特徴とする診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133817A JPS6211943A (ja) | 1985-06-19 | 1985-06-19 | 診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133817A JPS6211943A (ja) | 1985-06-19 | 1985-06-19 | 診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211943A true JPS6211943A (ja) | 1987-01-20 |
Family
ID=15113734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133817A Pending JPS6211943A (ja) | 1985-06-19 | 1985-06-19 | 診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371344A (ja) * | 1989-08-11 | 1991-03-27 | Fuji Facom Corp | マイクロプロセッサ搭載回路の試験方法 |
-
1985
- 1985-06-19 JP JP60133817A patent/JPS6211943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371344A (ja) * | 1989-08-11 | 1991-03-27 | Fuji Facom Corp | マイクロプロセッサ搭載回路の試験方法 |
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