JPH0371344A - マイクロプロセッサ搭載回路の試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサを搭載したディジタル
回路の試験を行うマイクロプロセッサ搭載回路の試験方
法に関する。

（従来の技術〕 従来のマイクロプロセッサ搭載回路の試験方法としては
、回路内のマイクロプロセッサを停止させ、インサーキ
ット・エミュレータで試験及びデバッグを行う第１の試
験方法と、予め用意したテストプログラムを実行させ、
実行結果を表すＬ　ＥＤ表示等によって回路の良否を判
定する第２の試験方法とが知られている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の第１の試験方法にあっては、
インサーキット・エミュレータを使用するので、ソフト
ウェアの面からの試験としては有利であるが、ＬＳＩや
各信号線等のハードウェアの面からの詳細な試験には向
いていない。すなわち、インサーキット・エミュレータ
は、マイクロプロセッサを１命令毎に停止させることは
できるが、命令実行中のみ有効で、命令終了後に無効と
なる信号については、その状態を捕らえることができず
、またインサーキット・エミュレータの使用には、命令
等に関するソフトウェアの知識も必要であり、汎用的な
試験装置としては適当でないという課題があった。

また、第２の試験方法にあっては、テストプログラムの
実行によって回路の良否を判定するので、回路全体が良
品であるか不良品であるかの判断を容易に行うことがで
きる反面、判断結果が不良品であるときに故障個所を即
座に特定することができないという課題があった。

そこで、この発明は、上記従来例の課題に着目してなさ
れたものであり、マイクロプロセッサを搭載した回路の
試験を容易に行うことができると共に、不良個所の特定
を行うことができるマイクロプロセッサ搭載回路の試験
方法を提供することを目的としている。

〔課題を解決するための手段〕 上記目的を達成するために、請求項（１）に係るマイク
ロプロセッサ搭載回路の試験方法は、マイクロプロセッ
サを搭載した回路の試験方法において、前記回路内に試
験用レジスタを設け、試験時に外部パターンジェネレー
タから停止信号を入力して前記マイクロプロセッサを停
止させ、次いで外部パターンジェネレータからマイクロ
プロセッサの出力信号と等価な等価出力信号を前記回路
内に入力すると共に、前記試験用レジスタに対して回路
内における任意の信号の取込及び出力命令を入力し、当
該試験用レジスタの出力信号に基づいて回路が正常であ
るか否かを判定することを特徴としている。

また、請求項（２）に係るマイクロプロセッサ搭載回路
の試験方法は、前記試験方法において、前記マイクロプ
ロセッサと等価な等価出力信号の出力速度を、試験用レ
ジスタに入力する任意の信号数に対応させたことを特徴
としている。

〔作用〕

請求項（１）に係るマイクロプロセッサ搭載回路の試験
方法においては、試験を行うときに、先ず外部パターン
ジェネレータから停止信号をマイクロプロセッサに入力
してマイクロプロセッサを停止させ、この状態で、外部
パターンジェネレータからマイクロプロセッサと等価な
等価出力信号をマイクロプロセッサ搭載回路を構成する
メモリ制御部、ディスク制御部、バスインタフェース等
の機能ブロックに入力すると共に、試験用シフトレジス
タに対して機能ブロックからの制御信号の取込及び出力
命令を人力することにより、試験用シフトレジスタに各
機能ブロックの状態信号をパラレルに書込み、この書込
まれた状態信号をシリアル信号として出力させる。した
がって、試験用シフトレジスタには、全ての状態信号が
格納されることになり、この試験用シフトレジスタのシ
リアル出力に基づいてマイクロプロセッサ搭載回路が正
常であるか否かの判断を行うことができる。

また、請求項（２）に係るマイクロブロセ・ノサ搭載回
路の試験方法においては、試験用シフトレジスタに入力
される状態信号数が多い場合には、外部パターンジェネ
レータから出力するマイクロプロセッサの出力信号に等
価な等価出力信号の出力速度を遅らせることにより、試
験用シフトレジスタに入力されるパラレル入ノ〕信号を
シリアル出力信号に変換する動作に余裕を持たせて、正
確な試験を行うことができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の一実施例を示すブロック図である。

図中、１はマイクロプロセッサ搭載回路であって、この
回路ｌには、マイクロプロセッサ２と、このマイクロプ
ロセッサ２によって制御される機能ブロック化されたメ
モリ制御部３、フロッピィ・ハードディスク制御部４及
びバスインタフェース５が搭載され、マイクロプロセッ
サ２と、メモリ制御部３、フロッピィ・ハードディスク
制御部４及びバスインタフェース５とが双方向信号線で
構成される制御信号群ｃｓ、　、Ｃ３ｚ及びＣ３゜によ
って接続されている。

また、マイクロプロセッサ搭載回路１には、パラレル入
力、シリアル出力の試験用シフトレジスタ６が配設され
、この試験用シフトレジスタ６のパラレル入力側に前記
制御信号群Ｃ３，−Ｃ３ｆｆが接続されており、ロード
・シフト命令入力端子に後述するパターンジェネレータ
１０からのロード・シフト命令ＬＳが入力されると、各
制御信号群ｃｓ、−ｃｓ、の状態信号をパラレルに読込
むと共に、読込まれた状態信号をシリアルに出力する。

さらに、マイクロプロセッサ搭載回路１には、メモリ制
御部３、フロッピィ・ハードディスク制御部４及びバス
インタフェース５の応答信号Ｒ８、、Ｒ３，及びＲ３，
が入力されてこれらに応じたパターン発生条件データＰ
Ｄを出力するパターン発生条件設定部７が設けられてい
る。

そして、試験用シフトレジスタ６から出力されるシリア
ル出力ＳＳ及びパターン発生条件設定部７から出力され
る回路動作の制御を行うパターン発生条件データＰＤが
外部に設けられたテスト装置８に入力され、このテスト
装置８でシリアル出力ＳＳに基づいて回路動作の進行状
況を把握すると共に、パターン発生条件データＰＤに応
じたパターン発生条件出力ＰＳを同様に外部に設けられ
たパターンジェネレータ９に人力する。

このパターンジェネレータ９は、テスト装置８から入力
されるパターン発生条件出力ＰＳに基づいて、マイクロ
プロセッサ２を停止させる停止信号としてのリセット信
号Ｒ３をマイクロプロセッサ２に入力すると共に、マイ
クロプロセッサ２の各機能ブロックに対する制御信号と
等価な等価制御信号を各制御信号群Ｃ３１〜Ｃ３３に出
力し、且つ制御信号の出力に同期してロード・シフト命
令を前記試験用シフトレジスタ６に人力する。ここで、
パターンジェネレータ９から出力される等価出力信号の
出力速度は、前記試験用シフトレジスタ６におけるパラ
レル人力される制御信号数に応じたデータシフト時間に
対応した速度に選定されている。

次に、上記実施例の動作を説明する。マイクロプロセッ
サ搭載回路１の試験を行うには、先ずテスト装置８から
のパターン発生条件出力ＰＳをパターンジェネレータ９
に入力することにより、このパターンジェネレータ９か
らリセット信号Ｒ３をマイクロプロセッサ２に入力して
、マイクロプロセッサ２を停止させる。次いで、テスト
装置８からパターン発生条件設定部７から入力されるパ
ターン発生条件データＰＤに対応するパターン発生条件
出力ＰＳをパターンジェネレータ９に入力して、このパ
ターンジェネレータ９からマイクロプロセッサ２の制御
信号と等価な制御信号をメモリ制御部３、フロッピィ・
ハードディスク制御部４及びバスインタフェース５に出
力し、これら制御信号に同期して試験用シフトレジスタ
６にロード・シフト命令ＬＳを入力する。これによって
試験用シフトレジスタ６に、回路動作の進行状況に合わ
せたマイクロプロセッサ２とメモリ制御部３、フロッピ
ィ・ハードディスク制御部４及びバスインタフェース５
との間の状態信号が格納され、この格納された状態信号
がシリアル出力ＳＳとしてテスト装置８に人力される。

したがって、テスト装置８で人力されるシリアル出力Ｓ
Ｓを監視することにより、回路動作の進行状況を把握す
ることができ、マイクロプロセッサ搭載回路１が正常で
あるか否かを判断することができる。このとき、テスト
装置８に予め回路１が正常時におけるシリアル出力を記
憶させておくことにより、この正常時のシリアル出力と
試験用シフトレジスタ６から入力されるシリアル出力と
を比較することで、故障時の制御信号を特定することが
でき、不良個所の発見に役立てることができる。

なお、上記実施例においては、１つの試験用シフトレジ
スタ６を設けた場合について説明したが、これに限らず
、マイクロプロセッサと各機能ブロックとの間の制御信
号数が多い場合にはこれらに応じた数の試験用シフトレ
ジスタを設け、これらのシリアル出力をテスト装置８に
入力するようにすればよい。

また、上記実施例においては、試験用レジスタとして試
験用シフトレジスタ６を適用した場合について説明した
が、これに限らず、パラレル人力の試験用レジスタを使
用し、この試験用レジスタのパラレル出力をパラレル／
シリアル変換回路でシリアル出力に変換するようにして
もよい。

さらに、機能ブロックとしては、メモリ制御部３、フロ
ッピィ・ハードディスク制御部４及びバスインタフェー
ス５に限定されるものではなく、他の機能ブロックが追
加されている場合でもよい。

〔発明の効果〕

以上説明したように、請求項（１）に係るマイクロプロ
セッサ搭載回路の試験方法によれば、外部のパターンジ
ェネレータから停止信号をマイクロプロセッサに入力し
てマイクロプロセッサを停止させ、この状態でマイクロ
プロセッサと等価な制御信号をマイクロプロセッサによ
って制御される各種制御部に入力すると共に、制御信号
の入力に対応する回路内の任意の信号の取込・出力命令
を試験用レジスタに入力するようにしたので、これらに
対応する各種制御部の状態信号の全てを試験用レジスタ
に格納することが可能となり、この試験用レジスタから
出力される状態信号によって回路動作の進行状況を正確
に把握することができ、マイクロプロセッサ搭載回路が
正常であるか否かの判断を行うことができる。また、試
験用レジスタから出力される状態信号を正常時の試験用
レジスタから出力される状態信号と比較することにより
、故障時の制御信号を特定することができ不良個所の発
見に役立てることができる等の効果が得られる。

また、請求項（２）に係るマイクロプロセッサ搭載回路
の試験方法によれば、パターンジェネレータからマイク
ロプロセッサ搭載回路に人力するマイクロプロセッサと
等価な等価出力信号の出力速度を試験用レジスタに人力
される信号数に対応させたので、試験用レジスタに入力
される制御信号の数が多いときに、シフトレジスタのシ
リアル出力又はパラレル出力変換したシリアル出力のデ
ータシフトに要する時間に対応してパターンジェネレー
タの制御信号出力速度を遅くすることによりパラレル人
力に対するシリアル出力の動作を余裕を持って行わせる
ことができることとなり、短時間だけ有効となる制御信
号であっても、もれなく試験用レジスタに格納して読出
すことができ、マイクロプロセッサ搭載回路の試験を正
確且つ容易に行うことができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 図中、ｌはマイクロプロセッサ搭載回路、２はマイクロ
プロセッサ、３はメモリ制御部、４はフロッピィ・ハー
ドディスク制御部、５はバスインタフェース、６は試験
用シフトレジスタ、７はパターン発生条件設定部、８は
テスト装置、９はパターンジェネレータである。 第　！　園

Claims (2)

【特許請求の範囲】
1. （１）マイクロプロセッサを搭載した回路の試験方法に
   おいて、前記回路内に試験用レジスタを設け、試験時に
   外部パターンジェネレータから停止信号を入力して前記
   マイクロプロセッサを停止させ、次いで外部パターンジ
   ェネレータからマイクロプロセッサの出力信号と等価な
   等価出力信号を前記回路内に入力すると共に、前記試験
   用レジスタに対して回路内における任意の信号の取込及
   び出力命令を入力し、当該試験用レジスタの出力信号に
   基づいて回路が正常であるか否かを判定することを特徴
   とするマイクロプロセッサ搭載回路の試験方法。
2. （２）前記マイクロプロセッサと等価な等価出力信号の
   出力速度を、試験用レジスタに入力する任意の信号数に
   対応させたことを特徴とする請求項（１）記載のマイク
   ロプロセッサ搭載回路の試験方法。