JP2810342B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテストタイムを改善
したＩＣ試験装置に係り、特にアナログおよびデジタル
回路が混在しているＩＣの測定に好適なものに関する。

【０００２】

【従来の技術】Ａ／ＤコンバータとＤ／Ａコンバータと
を備えたミックスドシグナルデバイス（被測定ＩＣ）を
測定するには、Ａ／Ｄコンバータ部分、Ｄ／Ａコンバー
タ部分毎に、すなわちブロック単位毎にテストする必要
がある。

【０００３】ブロック単位毎にテストする場合、全ブロ
ックをロスタイムなしに続けてテストするためには、前
回のテスト終了後に直ちに次のテストを開始する必要が
ある。それには前回のテストの各ブロックの終了時間を
事前に正確に求めておかなくてはならない。しかし、ブ
ロック間でテスト終了時間が異なることはもちろん、同
一ブロックにおいてもテスト内容によってテスト終了時
間が異なるため、各ブロックについてテスト終了時間を
事前に正確に求めておくことは困難である。このため、
一般的には、前回のブロックのテストが確実に終了して
いることを保証するために、次のテストとの間に十分な
待ち時間を持たせることが行なわれているが、その待ち
時間分、テストタイムに余計に時間かかってしまい、種
々のテストが積み重なると待ち時間は無視できなくな
る。

【０００４】ところで、被測定ＩＣの各ブロックをテス
トするために、ＩＣ試験装置には、被測定ＩＣと直接接
続されるモジュールが用意されており、これは被測定Ｉ
Ｃにテスト信号を送ったり、被測定ＩＣからのテスト信
号を受信したりするものである。図５に示すように、Ａ
／Ｄ用モジュール２４は被測定ＩＣ２６内のＡ／Ｄコン
バータ２７に対してアナログ入力信号を送信し、そのデ
ジタル出力信号を受信する。Ｄ／Ａ用モジュール２５は
被測定ＩＣ２６内のＤ／Ａコンバータ２８に対してデジ
タル入力信号を送信し、そのアナログ出力信号を受信す
る。そして、Ａ／Ｄ用モジュール２４はＡ／Ｄコンバー
タ２７のテストが終了するとモジュール終了信号ｅを、
またＤ／Ａ用モジュール２５はＤ／Ａコンバータ２８の
テストが終了するとモジュール終了信号ｆをそれぞれ出
力するようになっている。

【０００５】そこで、ブロックから直接終了時間を検出
するのではなく、これらのモジュール２４、２５から出
力されるモジュール終了信号を利用することによって、
間接的ではあるが、ブロックのテスト終了時間を正確に
知ることができるので、モジュール２４、２５から出力
されるモジュール終了信号ｅ、ｆを検出するようにすれ
ばよい。

【０００６】しかし、モジュールからのモジュール終了
信号を単に検出するだけでは次のような不都合がある。
すなわち、テストによって選択されるモジュールと、選
択されないモジュールがあり、選択されるモジュールか
らはモジュール終了信号は出力されるが、選択されない
モジュールからはいつまでも終了信号が出ないことにな
る。したがって、モジュールからの終了信号を待ってテ
スト終了を検知するようにすると、いつまでもテスト終
了を検知できない場合が生じることになる。このため、
当該テストで、どのモジュールが選択されているかを明
らかにするモジュール選択条件を、テスト毎に設定して
やる必要がある。すなわち、モジュール選択条件を設定
することにより、選択されているモジュールについてだ
けモジュール終了信号を待ち、選択されていないモジュ
ールについては終了信号を待たないようにしてやればよ
い。

【０００７】そこで、考えられるのは、テストが終わる
毎に選択条件をＣＰＵによって書き変える方式である。
この方式を先程の図５を用いて説明する。

【０００８】図５は被測定ＩＣ２６をブロック単位毎に
テストするテスト回路の概念図である。ＣＰＵ２１は、
あらかじめメモリ３４に全テストの選択条件を書込んで
おき、各テスト終了時に次のテストの選択条件をレジス
タ２３に格納する。レジスタ２３は、ＣＰＵ２１によっ
て書き込まれた選択条件を次に書き変えられるまで保持
し、次のテストまでの間、前回書き込まれた選択条件を
出力する。ここで選択条件は、被測定ＩＣ２６のＡ／Ｄ
コンバータ２７またはＤ／Ａコンバータ２８のテストが
確実に終了しているかを確認するための条件であり、テ
ストで使用されるモジュール２４、２５を特定するもの
である。図示例では、これに対応して１テストの選択条
件で２出力を出すようにしてある。

【０００９】その２つの選択条件出力は、後段の２個の
２入力ＯＲ回路、すなわちＡ／Ｄコンバータ２７に対応
するＯＲ回路２９、Ｄ／Ａコンバータ２８に対応するＯ
Ｒ回路３０の一方の入力にそれぞれ入力され、各ＯＲ回
路２９、３０を選択条件に応じてエネーブルまたはディ
スエネーブルとする。例えば、レジスタ２３からの選択
条件出力が“０“のときはエネーブル、“１“のときは
ディスエネーブルとする。２個のＯＲ回路２９、３０が
いずれもエネーブルになるときは、Ａ／Ｄ用モジュール
２４、Ｄ／Ａ用モジュール２５のモジュール終了信号を
検出できる状態にあり、当該テストにおいてＡ／Ｄコン
バータ２７およびＤ／Ａコンバータ２８のいずれもがテ
ストの対象となる。

【００１０】これに対して、Ａ／Ｄコンバータ２７に対
応するＯＲ回路２９がディスエネーブルになっていると
きは、Ａ／Ｄコンバータ２７はテストの対象外となり、
またＤ／Ａコンバータ２８に対応するＯＲ回路３０がデ
ィスエネーブルになっているときは、Ｄ／Ａコンバータ
２８はテストの対象外となる。そして対応するＡ／Ｄ用
モジュール２４、Ｄ／Ａ用モジュール２５からモジュー
ル終了信号が出なくても、既に出ているように設定す
る。出ないはずのモジュール終了信号を待たないように
するためである。

【００１１】Ａ／Ｄ用モジュール２４は被測定ＩＣ２６
内のＡ／Ｄコンバータ２７に対してアナログ入力信号を
送信し、そのデジタル出力信号を受信し、Ａ／Ｄコンバ
ータ２７のテストが終了すると終了信号ｅを出力する。
Ｄ／Ａ用モジュール２５は被測定ＩＣ２６内のＤ／Ａコ
ンバータ２８に対してデジタル入力信号を送信し、その
アナログ出力信号を受信し、Ｄ／Ａコンバータ２８のテ
ストが終了すると終了信号ｆを出力する。

【００１２】レジスタ２３の選択条件によりエネーブル
となっているＯＲ回路２９または３０へ、選択されたモ
ジュール２４または２５からのモジュール終了信号が出
力されたとき、当該エネーブルとなっているＯＲ回路２
９または３０の出力に接続されたフリップフロップ（Ｆ
／Ｆ）３１または３２をセットする。なお、ディスエネ
ーブルとなっているＯＲ回路２９または３０は、当初か
らＦ／Ｆ３１または３２をセットしている。したがっ
て、Ｆ／Ｆ３１およびＦ／Ｆ３２がともにセットされる
と、コンバータのテストが終了したことになる。

【００１３】２つのＦ／Ｆ３１、３２の出力は２入力ア
ンド回路３３に入力され、２つのＦ／Ｆ３１、３２のい
ずれか一方の出力が“０“のときは、アンド回路３３の
出力は“０“となり、両Ｆ／Ｆ出力がともに“１“のと
き、１テストが終了した旨の最終終了信号ｇがアンド回
路３３から出力される。

【００１４】アンド回路３３の出力はシーケンシャルパ
ターン発生器（ＳＱＰＧ）２２に入力される。ここでＳ
ＱＰＧ２２は、図示しないローカルメモリにあらかじめ
格納されているデータを読み出すことにより、被測定Ｉ
Ｃ２６へシーケンシャルなテストパターンを発生するア
ドレス発生器である（なお、ローカルメモリを含めてＳ
ＱＰＧというときもある）。アンド回路３３から最終終
了信号ｇが出力されると、それをＳＱＰＧ２２で検出
し、ＳＱＰＧ２２からＣＰＵ２１に割り込みをかけて、
当該テストが終了したことをＣＰＵ２１へ知らせる。

【００１５】当該テストの終了を知らされたＣＰＵ２１
は、メモリ３４から次のテストのモジュール選択条件を
読み出して、これをレジスタ２３に格納し、その格納さ
れた選択条件に基づいて次のテストが行なわれる。以
下、同様にして、テスト終了毎にＣＰＵ２１でレジスタ
２３の選択条件を書き直し、レジスタ２３に格納された
モジュール選択条件に基づいて次のテストを順次行なっ
ていく。

【００１６】上記のような構成において、ブロック単位
毎にテストする場合に、シリアルにテストするときと、
パラレルにテストするときの２通りがある。

【００１７】まず、シリアルにテストするときについて
説明する。図６に示すように、ＣＰＵ２１は、メモリ３
４から読み出した最初のテストのモジュール選択条件を
レジスタ２３に書き込み（ａ）、（ｂ）、このモジュー
ル選択条件によって、まずＡ／Ｄコンバータ２７のテス
トを行う（ｃ）。Ａ／Ｄコンバータ２７のテストの終了
をＡ／Ｄ用モジュールの終了信号によってアンド回路３
３、ＳＱＰＧ２２によって検出すると（ｆ）、ＣＰＵ２
１は、レジスタ２３に格納されているモジュール選択条
件を、次のＤ／Ａコンバータテストのモジュール選択条
件に書き直す（ａ）。次に、書き直されたモジュール選
択条件によってＤ／Ａコンバータ２８のテストを行い
（ｃ）、Ｄ／Ａ用モジュールの終了信号（ｅ）をＡＮＤ
回路３３、ＳＱＰＧ２２によって検出すると（ｄ）、
（ｆ）、ＣＰＵ２１はレジスタ２３の内容を次の選択条
件を書き替える（ａ）。以下同様にしてテストを行なっ
ていく。この場合において、終了信号は最終終了信号に
等しくなる。

【００１８】次に、被測定ＩＣ２６のＡ／Ｄコンバータ
２７とＤ／Ａコンバータ２８とをパラレルにテストする
ときについて説明する。図６のシリアルテストのときは
終了信号を最終終了信号として検出したが、パラレルテ
ストの場合には、図７に示すように、２個の終了信号
（ｄ）、（ｅ）のうち、もっとも遅い方の終了信号が最
終終了信号として検出される（ｆ）。この最終終了信号
が検出される毎に、ＣＰＵ２１によってレジスタ２３の
選択条件が書き直され、次のテストが実行される。

【００１９】

【発明が解決しようとする課題】しかし、シリアル、パ
ラレルのいずれのテスト方法にせよ、上述した従来の回
路構成では、テストが実行されてから、次のテストを行
う前に、ＣＰＵ２１が介在してモジュール選択条件のソ
フトウェアによる書き直しを必要とするため、前述した
待ち時間を持たせる必要はなくなるものの、テスト間に
ロスタイムが発生し、なおテストタイムに時間かかると
いう欠点があった。

【００２０】また、ＳＱＰＧ信号を検出すると、メモリ
３４から次のテストのモジュール選択条件を読み出し、
これをＣＰＵ２１内に取り込み、さらにレジスタ２３に
書込むというプログラムを、テスト内容が変る度に書か
なければならないため、プログラム作成が非常に面倒で
あった。

【００２１】本発明の目的は、ソフトウェアによるＣＰ
Ｕの選択条件の書き直し排除することによって、上述し
た従来技術の欠点を解消して、総テストタイムを短縮化
でき、しかもプログラム作成労力を軽減することが可能
なＩＣ試験装置を提供することにある。

【００２２】

【課題を解決するための手段】本発明のＩＣ試験装置
は、個別にテストを要求される複数のブロックから構成
された被測定ＩＣの該ブロックを、シリアルまたはパラ
レルに複数回テストするＩＣ試験装置において、上記複
数のブロックにこれらを個別にテストするためのテスト
信号を送信し、送信されたテスト信号に基づいて各ブロ
ックから出力される出力信号をそれぞれ受信するととも
に、各ブロックに送信されるテスト信号の送信終了時ま
たは各ブロックから出力される出力信号の受信終了時
に、ブロックのテストが終了した旨のモジュール終了信
号を各々出力する複数のモジュールを備える。

【００２３】さらにテスト毎に、上記複数のモジュール
の中からモジュール終了信号を検出したいモジュールを
選択するためのモジュール選択条件をあらかじめ記憶す
る記憶手段と、選択条件により選択されたモジュールか
らモジュール終了信号が出力されたとき、これを検出し
て次のテストの選択条件を出力するためのアドレスを出
力する制御手段と、該制御手段から出力されたアドレス
をテスト毎に格納し、格納されたアドレスで上記記憶手
段をアクセスするレジスタとを備え、該レジスタに格納
されたアドレスにより上記記憶手段をアクセスして、当
該アドレスに記憶されている次のテストのモジュールを
選択する選択条件を出力するようにしたものである。

【００２４】第１の発明では、あらかじめ被測定ＩＣに
ついての各テストにおけるモジュール選択条件を記憶手
段に記憶させておく。そのうえで、まず記憶手段から最
初のテストの選択条件を読み出し、終了信号を検出した
いモジュールを選択する。

【００２５】テストを実行すると、そのテストにおいて
選択されたモジュールからモジュール終了信号が出力さ
れる。このモジュール終了信号は制御手段によって検出
される。この際、選択条件により終了信号を検出したい
モジュールのみが選択されるため、選択されていないモ
ジュールからのモジュール終了信号を制御手段がいつま
でも待って、検出未了となることはない。

【００２６】モジュール終了信号が制御手段によって検
出されると、制御手段から次のテストの選択条件を出力
するためのアドレスが出力され、そのアドレスはレジス
タに格納される。レジスタに格納されたアドレスをアク
セスされた記憶手段からは、あらかじめ記憶された次の
テストの選択条件が速やかに読み出され、その選択条件
にしたがって次のテストが実行される。

【００２７】このように、あらかじめ記憶手段に全ての
テストにおける選択条件を記憶させておけば、モジュー
ル終了信号を検出する度に、ＣＰＵを介在することな
く、次のテストのための選択条件を読み出せるから、次
のテストを速やかに実行でき、ＣＰＵが介在する場合に
比して、テスト間のインターバル時間が短くなる。

【００２８】また、第２の発明は、第１の発明におい
て、上記制御手段が、上記記憶手段から読み出される選
択条件により、当該テストにおいて選択されずモジュー
ル終了信号の出力されないモジュールについてはテスト
の最初からセット信号を出力し、選択されているモジュ
ールについては当該モジュールからモジュール終了信号
が出力されたとき、セット信号を出力する複数のセット
ゲート回路と、各セットゲート回路から出力されたセッ
ト信号により各々セットされる複数のフリップフロップ
と、当該テストにおいて選択された複数のモジュールか
ら出力されるモジュール終了信号のうち、最後のモジュ
ール終了信号が出力されて、最後のフリップフロップが
セットされたとき、最終の終了信号を出力する検出ゲー
ト回路と、検出ゲート回路から最終終了信号を検出し
て、次のテストの選択条件を出力するためのアドレスを
出力する制御回路とを備えて構成されているものであ
る。

【００２９】第２の発明では、記憶手段から読み出され
る選択条件により、選択されているモジュールからモジ
ュール終了信号が出力されたとき、これに対応するセッ
トゲート回路からセット信号が出力される。記憶手段か
ら読み出される選択条件により、選択されていないモジ
ュールに対応するセットゲート回路からは、当該モジュ
ールからの終了信号を待たないように、あらかじめセッ
ト信号が出力されている。

【００３０】セットゲート回路からのセット信号によ
り、既にセットされているフリップフロップを除き、順
次フリップフロップがセットされていく。そして、当該
テストの最後のモジュール終了信号が出力されて、最後
のフリップフロップがセットされると、検出ゲート回路
から最終終了信号が出力される。この最終終了信号は制
御回路によって検出され、この最終終了信号を検出した
制御回路は、次のテストの選択条件を出力するためのア
ドレスを、レジスタに出力し、記憶手段から次のテスト
のための選択条件を読み出す。この読み出された選択条
件により次のテストが実行される。

【００３１】このように当該テストにおいて、選択され
たモジュールから出力される複数のモジュール終了信号
のうち、もっとも遅い終了信号を検出したとき、記憶手
段から次のテストの選択条件を読み出すようにしたの
で、複数のモジュールから出力されるモジュール終了信
号のタイミングが異なっていても、テスト途中で次のテ
ストに切り替えられることがなく、前回のテストが完了
した後に次回のテストを行うことができる。

【００３２】さらに、第３の発明は、上記複数のブロッ
クが、アナログ部とデジタル部とを備えたアナログ・デ
ジタル混在回路である。これによれば、特に問題となる
アナログ・デジタル混在回路をロスタイムなしにテスト
することができる。

【００３３】

【発明の実施の形態】以下に本発明のＩＣ試験装置を説
明するためのテスタ回路の実施の形態を説明する。図１
は被測定ＩＣ周りの回路及びテスト回路の主要部を示す
図である。

【００３４】Ａ／Ｄコンバータ１９とＤ／Ａコンバータ
２０とを備えた被測定ＩＣ１８を測定するには、ブロッ
ク単位毎にテストする必要があることは既述した通りで
ある。

【００３５】ブロック単位毎にテストするために、例え
ば任意波形発生器（ＡＷＧ）１４、レシーブメモリ（Ｒ
ＣＶＭ）１５、センドメモリ（ＳＮＤＭ）１６、デジタ
イザ（ＤＧＴ）１７からなる各モジュールを必要とす
る。

【００３６】ＡＷＧ１４は、スタート信号によりＡ／Ｄ
コンバータ１９への入力信号源としての任意波形を発生
する。通常ｓｉｎ波形である。ＲＣＶＭ１５はＡ／Ｄコ
ンバータ１９からのアナログ情報を有するデジタル出力
信号を取り込む。ＳＮＤＭ１６は、スタート信号により
Ｄ／Ａコンバータ２０への入力信号源としてのアナログ
情報を有するデジタル信号を発生する。そして、ＤＧＴ
１７はＤ／Ａコンバータ２０のアナログ出力信号を取り
込んでデジタルデータに変換してメモリに書き込む。こ
れらのモジュールからは、モジュール動作が終了したと
き、それぞれモジュール終了信号ａ、ｂ、ｃ、ｄが出力
されるようになっている。

【００３７】これらのモジュール終了信号ａ〜ｄは、次
に説明するテスタ回路に送られて、所望のテストが繰返
されることになる。

【００３８】ＳＱＰＧ１はレジスタ２に接続されて、ア
ンド回路１３から出力される最終終了信号を検出する
と、マクロ命令により、次のモジュール選択条件を読み
出すためのアドレスをレジスタ２に書込むようになって
いる。レジスタ２は、各テスト毎にモジュール選択条件
をメモリ４から読み出すためのアドレスをＳＱＰＧ１に
よって書込まれ、これを当該テスト期間中保持する。モ
ジュール選択条件は、モジュール１４〜１７の数に応じ
て４出力で構成されており、“０“のときは当該テスト
に寄与するモジュールに対応する後段のＯＲ回路５〜８
をエネーブルにし、“１“のときは当該テストに寄与し
ないモジュールに対応するＯＲ回路５〜８をディスエネ
ーブルに設定する。

【００３９】４個のＯＲ回路５〜８の各一方の入力にメ
モリ４の４つの選択条件がそれぞれ加えられ、他方の入
力には各モジュール１４〜１７の終了信号ａ〜ｄが加え
られて、選択されたモジュールに対応する終了信号ａ〜
ｄが出力されたとき、セット信号を出力するようになっ
ている。具体的には、メモリ４の出力によりエネーブル
状態にあるＯＲ回路５〜８に終了信号が入力されると、
そのＯＲ回路５〜８からセット信号が出力される。逆に
ディスエネーブル状態にあるＯＲ回路からは最初からセ
ット信号が出力される。

【００４０】各ＯＲ回路５〜８にはフリップフロップＦ
／Ｆ９〜１２が接続され、エネーブル状態のＯＲ回路５
〜８に終了信号が入力されたときは、ＯＲ回路５〜８の
出力に接続されたＦ／Ｆ９〜１２をセットするようにな
っている。なお、ディスエネーブル状態のＯＲ回路５〜
８は、常に“１“となるので、Ｆ／Ｆ９〜１２は最初か
らセット状態にある。

【００４１】４個のＦ／Ｆ９〜１２は、４入力アンド回
路１３の入力に接続され、全てのＦ／Ｆ９〜１２がセッ
トされたとき、最終終了信号ｚ＝“１“を出力するよう
になっている。アンド回路１３の出力はＳＱＰＧ１に入
力され、ＳＱＰＧ１により最終終了信号ｚが検出される
ようになっている。

【００４２】なお、上述したＳＱＰＧ１は制御回路、メ
モリ４は記憶手段、ＯＲ回路５〜８はセットゲート回
路、アンド回路１３は検出ゲート回路をそれぞれ構成
し、また、ＳＱＰＧ１、ＯＲゲート５〜８、Ｆ／Ｆ９〜
１２およびアンド回路１３は、本発明の制御手段３５を
構成する。

【００４３】さて、上記したような構成における回路の
作動を図２に示すタイミングチャートを用いて説明す
る。このタイミングチャートの前半では、Ａ／Ｄコンバ
ータ単独のテストを行なっており、後半ではＡ／Ｄ及び
Ｄ／Ａのパラレルテストを行なっている。

【００４４】ＣＰＵ３は、あらかじめメモリ４に、各モ
ジュールのスタートの組合わせ指定や、ＡＷＧ１４のス
トップ指定、および全テストで選択されるモジュールの
選択条件の組合わせを書込む（ａ）。

【００４５】ＳＱＰＧ１によって、最初のモジュール選
択条件を読み出すアドレス指定がなされ（ｂ）、当該ア
ドレスはレジスタ２に書込まれる（ｃ）。

【００４６】レジスタ２に書込まれたアドレスによりメ
モリ４がアクセスされ、当該アドレスに格納されたモジ
ュール選択条件がメモリ４から読み出され、その選択条
件はＡＷＧ１４およびＲＣＶＭ１５を選択するもので、
次のアドレスがアクセスされるまで維持される（ｄ）。

【００４７】メモリ４に書込まれたモジュールのスター
トの組合わせ指定により、ＡＷＧ１４、ＲＣＶＭ１５が
スタートする（ｅ）、（ｇ）。ＲＣＶＭ１５が、ＡＷＧ
１４からの入力信号に応じてＡ／Ｄコンバータ１９から
出力される出力信号の受信を終了したときに、ＲＣＶＭ
終了信号ｂを出力する（ｈ）。

【００４８】それより少し遅れてＡＷＧ終了信号ａがＡ
ＷＧ１４から出力される（ｆ）。

【００４９】これらの終了信号ａ、ｂが出力されると、
終了信号に対応したＦ／Ｆ９、１０が順次セットされ、
もっとも遅いＡＷＧ終了信号ａが出力されたとき、アン
ド回路１３から最終終了信号ｚが出力される（ｍ）。

【００５０】アンド回路１３から最終終了信号ｚが出力
されると、この信号は直ちにＳＱＰＧ１で検出され、Ｓ
ＱＰＧ１から次のテストの選択条件を読み出すアドレス
が出力される（ｂ）。

【００５１】ＳＱＰＧ１からの出力されたアドレスはレ
ジスタ２に書込まれ（ｃ）、レジスタ２に書込まれたア
ドレスによりメモリ４がアクセスされ、当該アドレスに
格納された次のテストのためのモジュール選択条件がメ
モリ４から読み出される（ｄ）。この選択条件は、次の
テストが全モジュール１４〜１７を使用してテストする
ものであるから、全モジュール１４〜１７を選択するも
のとなる。このテストの場合、ＡＷＧ、ＲＣＶＭ、ＳＮ
ＤＭ、ＤＧＴ終了信号は、図２（ｆ）、（ｈ）、( ｊ)
、（ｌ）のように出力されるとすると、最後の終了信
号を出すモジュールはＳＮＤＭ１６となる。このＳＮＤ
Ｍ１６からモジュール終了信号ｃが出力されると、ゲー
ト１３は最終終了信号“１“を出力する。この信号はＳ
ＱＰＧ１で検出され、ＳＱＰＧ１から次のテストの選択
条件を読み出すアドレスが出力される（ｂ）。以下、同
様に繰返してテストが実行される。

【００５２】なお、Ｆ／Ｆ９〜１２は、図２（ｎ）に示
すように、レジスタ２にアドレスが書込まれるタイミン
グでリセットされる。

【００５３】このように、最終終了信号ｚが出力された
後、次の選択条件が出力されるまで、ＳＱＰＧ１が介在
しているだけで、ＣＰＵ３は介在していないので、選択
条件の切替えは高速に行なわれる。したがって、選択条
件の切替えを待って行なわれる前回のテストから次回の
テストへのトラバース時間を非常に短くすることができ
る。

【００５４】次に、上記テストを実行させるためのプロ
グラムについて説明する。図３に示すように、プログラ
ムはメインプログラムとＡ／Ｄパターン（Ａ／Ｄコンバ
ータをテストするためのパターンの意）とを作成する。
Ａ／Ｄパターンにおいて、次のように設定して、 ＬＡＢＥＬ４ ＲＣＶＭ ＬＡＢＥＬ５ ＡＷＧ ＬＡＢＥＬ６ ＳＮＤＭ ＬＡＢＥＬ７ ＤＧＴ あらかじめ選択条件をメモリに書込むようにする。

【００５５】そして、Ａ／Ｄパターン中のパターン１の
途中で、ＬＡＢＥＬ４、ＬＡＢＥＬ５をコーディングす
ることによって、ＲＣＶＭおよびＡＷＧの終了信号の待
ち指定を行ない、パターン１を終了させ、続いてテスト
２のコーディングを行うことになる。

【００５６】これに対して図４に示すように、従来のＣ
ＰＵを介在させるものでは、あらかじめ選択条件を設定
しないので、パターン１がパターン１−１とパターン１
−２とに分離される。そしてパターンの開始前に、ＣＰ
Ｕからレジスタに選択条件を書込む命令 ＳＥＴ ＲＥＧ ＲＣＶＭ ＳＥＴ ＲＥＧ ＡＷＧ を、その都度加えなければならない。

【００５７】両者を比較すれば容易に理解できるよう
に、従来例に比して本実施の形態のプログラムは、パタ
ーンが分断されず、しかもメインプログラムにおいて、
パターンが始まる前に、レジスタへのセット命令を書く
必要もないので、プログラム作業が楽になる。

【００５８】なお、本発明が適用される被試験ＩＣとし
ては、主に、アナログ・デジタル回路が混在するＩＳＤ
Ｎインタフェース、ＶＴＲ／ＣＤ等のオーディオ信号処
理ＩＣ、ＣＯＤＥＣ、およびＡ／Ｄ，Ｄ／Ａ内蔵のマイ
クロプロセッサ等がある。しかし、アナログ回路または
デジタル回路だけで構成されている場合でも、それらが
個別にテストを要求される複数のブロックから構成され
ている場合には、これらも含まれる。

【００５９】また、上記実施の形態ではモジュールから
出力される終了信号が４つの場合について説明したた
め、制御手段３５も４回路構成となっているが、終了信
号も制御手段３５も４回路に限定されない。

【００６０】さらに制御回路としてＩＣ試験装置に使用
されるＳＱＰＧ１を用いたが、これに限定されず、ゲー
ト回路１３から最終終了信号ｚを検出して、次のテスト
の選択条件を出力するためのアドレスを出力するもので
あれば、いずれでもよい。

【００６１】

【発明の効果】本発明によれば、モジュール選択条件を
あらかじめ記憶手段に記憶させておき、モジュール終了
信号が出力されると、次のテストのための選択条件を読
み出すようにしたので、テストが実行されてからＣＰＵ
による選択条件の書き直しをすることなく、リアルタイ
ムでテストを続けることができる。したがって、テスト
間のインターバル時間を短くすることができ、総テスト
タイムを短縮することができる。またテスト毎に、ＣＰ
Ｕに選択条件の書き直しを求めるプログラムを書かなく
てもよいため、プログラム作成の大幅な軽減が図れる。

【図面の簡単な説明】

【図１】本発明のＩＣ試験装置の実施の形態を説明する
ためのテスタ回路構成図である。

【図２】図１のテスタ回路の各部のタイミングチャート
図である。

【図３】本実施の形態のプログラム既述形式を示す説明
図である。

【図４】従来例のプログラム既述形式を示す説明図であ
る。

【図５】従来例のＩＣ試験装置を説明するためのテスタ
回路の概略構成図である。

【図６】図５のテスタ回路のシーケンシャルテスト下で
の各部のタイミングチャート図である。

【図７】図５のテスタ回路のパラレルテスト下での各部
のタイミングチャート図である。

【符号の説明】

１ ＳＱＰＧ（制御回路） ２ レジスタ ３ ＣＰＵ ４ メモリ（記憶手段） ５〜８ ＯＲゲート（セットゲート回路） ９〜１２ Ｆ／Ｆ １３ アンド回路（検出ゲート回路） １４ ＡＷＧ（モジュール） １５ ＲＣＶＭ（モジュール） １６ ＳＮＤＭ（モジュール） １７ ＤＧＴ（モジュール） １８ 被測定ＩＣ １９ Ａ／Ｄコンバータ ２０ Ｄ／Ａコンバータ ３５ 制御手段 ａ〜ｄ 終了信号 ｚ 最終終了信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】個別にテストを要求される複数のブロック
   から構成された被測定ＩＣの該ブロックを、シリアルま
   たはパラレルに複数回テストするＩＣ試験装置におい
   て、 上記複数のブロックにこれらを個別にテストするための
   テスト信号を送信し、送信されたテスト信号に基づいて
   各ブロックから出力される出力信号をそれぞれ受信する
   とともに、各ブロックに送信されるテスト信号の送信終
   了時または各ブロックから出力される出力信号の受信終
   了時に、ブロックのテストが終了した旨のモジュール終
   了信号を各々出力する複数のモジュールと、 テスト毎に、上記複数のモジュールの中からモジュール
   終了信号を検出したいモジュールを選択するためのモジ
   ュール選択条件をあらかじめ記憶する記憶手段と、 選択条件により選択されたモジュールからモジュール終
   了信号が出力されたとき、これを検出して次のテストの
   選択条件を出力するためのアドレスを出力する制御手段
   と、 該制御手段から出力されたアドレスをテスト毎に格納
   し、格納されたアドレスで上記記憶手段をアクセスする
   レジスタとを備え、 該レジスタに格納されたアドレスにより上記記憶手段を
   アクセスして、当該アドレスに記憶されている次のテス
   トのモジュールを選択する選択条件を出力するようにし
   たＩＣ試験装置。
2. 【請求項２】上記制御手段が、 上記記憶手段から読み出される選択条件により、当該テ
   ストにおいて選択されずモジュール終了信号の出力され
   ないモジュールについてはテストの最初からセット信号
   を出力し、選択されているモジュールについては当該モ
   ジュールからモジュール終了信号が出力されたとき、セ
   ット信号を出力する複数のセットゲート回路と、 各セットゲート回路から出力されたセット信号により各
   々セットされる複数のフリップフロップと、 当該テストにおいて選択された複数のモジュールから出
   力されるモジュール終了信号のうち、最後のモジュール
   終了信号が出力されて、最後のフリップフロップがセッ
   トされたとき、最終の終了信号を出力する検出ゲート回
   路と、 検出ゲート回路から最終終了信号を検出して、次のテス
   トの選択条件を出力するためのアドレスを出力する制御
   回路とを備えて構成されている請求項１に記載のＩＣ試
   験装置。
3. 【請求項３】上記複数のブロックが、アナログ部とデジ
   タル部とを備えたアナログ・デジタル混在回路である請
   求項１または２に記載のＩＣ試験装置。