JPH10149300A - マイクロコンピュータとそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウエイト制御における待ち時間の大小に関係
なく、同一のテストプログラムで周辺機能に対するアク
セス時間のテストを行う。 【解決手段】 テストモード時には、ＲＯＭ２１に格納
されたテストプログラムによりモードレジスタ１２がテ
ストモードに設定される。タイマ３１は、モードレジス
タ１２のテスト制御信号ＴＭが“１”で、かつ、ウエイ
ト制御部１１からウエイト制御線５６を介して出力され
るウエイト制御信号ＷＴが“１”の時には、クロック信
号線５３から与えられるクロック信号ＣＫのカウント動
作を停止する。モードレジスタ１２をテストモードに設
定し、例えばＡ／Ｄ変換器３２に対するアクセスを行
い、そのアクセスの前後におけるタイマ３１の値を読み
出すことにより、ウエイト制御信号ＷＴの長さを差し引
いたアクセス時間を求めることができる。これにより、
同一のテストプログラムで周辺機能のテストができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置（以
下、「ＣＰＵ」という）、メモリ、及び周辺機能部等を
半導体基板上に集積して形成したマイクロコンピュータ
とそのテスト方法に関するものであり、特にその周辺機
能部に対するテスト機能に関するものである。

【０００２】

【従来の技術】図２は、従来のマイクロコンピュータの
一例を示す概略の構成図である。このマイクロコンピュ
ータは、ＣＰＵ１と、リードオンリメモリ（以下、「Ｒ
ＯＭ」という）２ａ及びランダムアクセスメモリ（以
下、「ＲＡＭ」という）２ｂ等を有するメモリ２と、タ
イマ３ａ、入出力ポート３ｂ、アナログ／ディジタル
（以下、「Ａ／Ｄ」という）変換器３ｃ等の各種の周辺
機能を有する周辺機能部３とが、１つの半導体基板上に
形成されたもので、１チップマイクロコンピュータと呼
ばれる。ＣＰＵ１とメモリ２とは、アドレスバス４ａ、
データバス４ｂ及び制御バス４ｃで構成されるコア専用
バス４で接続されている。ＣＰＵ１と、周辺機能部３の
タイマ３ａ、入出力ポート３ｂ及びＡ／Ｄ変換器３ｃ等
とは、ペリフェラルバス５によって共通接続されてい
る。ペリフェラルバス５は、アドレスバス５ａ、データ
バス５ｂ、書き込み制御線５ｃ、読み出し制御線５ｄ、
クロック信号線５ｅ及びウエイト制御線５ｆで構成され
ている。

【０００３】このように、ＣＰＵ１に接続するバスを、
コア専用バス４とパリフェラルバス５とに区別している
のは、次の（ｉ），（ii）の理由による。 （ｉ） １チップマイクロコンピュータの機能が拡大し
て、同一半導体基板上に組み込まれる周辺機能部３の規
模が増加すると、バスの負荷が増加して高速アクセスが
不可能になる。このため、ＣＰＵ１、ＲＯＭ２ａ及びＲ
ＡＭ２ｂで構成されるコア部と、その他のタイマ３ａ等
で構成される周辺機能部３の負荷を分散させ、コア部の
高速動作を確保する。 （ii） 低速動作を行う周辺機能部３に対しては、バス
に対する読み書きのアクセス動作を保証するために、こ
のアクセス動作中に待ち時間を挿入するウエイト制御を
行う必要がある。 このように構成されたマイクロコンピュータでは、例え
ば、ＲＡＭ２ｂにアクセスする場合は、コア専用バス４
を介してウエイト制御なしのアクセスを行う。一方、例
えば、Ａ／Ｄ変換器３ｃからのデータを読み出す場合に
は、確実にデータの読み出しを行うことができるよう
に、ウエイト制御線５ｆによって読み出し等のアクセス
時間を延長してデータの読み出しを行う。このようにし
て、メモリアクセスにおいては高速動作を保証し、周辺
機能部３に対するアクセスでは、各周辺機能の速度に応
じたウエイト制御を行うことにより、確実なアクセス動
作を保証している。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
マイクロコンピュータでは、次のような課題があった。
例えば、Ａ／Ｄ変換器３ｃの動作テストを行う場合、ま
ず、タイマ３ａの値Ｔ１を読み出し、次に、Ａ／Ｄ変換
器３ｃに対してデータ読み出し命令を実行する。そし
て、Ａ／Ｄ変換器３ｃのデータ読み出し命令が完了した
時点で、タイマ３ａの値Ｔ２を読み出す。タイマ３ａか
ら読み出した値の差（Ｔ２−Ｔ１）を計算することによ
り、Ａ／Ｄ変換器３ｃの動作の良否を判断する。ここで
得られる（Ｔ２−Ｔ１）の値は、一定周期で与えられる
クロック信号を基準にしてカウントされた値であり、ウ
エイト制御によっ挿入された待ち時間も含まれている。
この待ち時間は、マイクロコンピュータに含まれる周辺
機能部３の種類や数によってそれぞれ異なっている。従
って、同一仕様のＡ／Ｄ変換器３ｃであっても、待ち時
間の小さいマイクロコンピュータの場合は、（Ｔ２−Ｔ
１）の値は小さくなり、待ち時間の大きいマイクロコン
ピュータの場合は、（Ｔ２−Ｔ１）の値は大きくなる。
このため、Ａ／Ｄ変換器３ｃ等の周辺機能部３の良否を
判断するテストプログラムは、アクセスに対して挿入さ
れる待ち時間を考慮して作成する必要があった。特に、
ペリフェラルバス５に接続される周辺機能部３の種類が
多くなり、各周辺機能毎に、それぞれ異なる待ち時間が
設定されている場合には、それらに対応するテストプロ
グラムの種類が多くなり、その作成及び管理に多大の作
業が必要になっていた。本発明は、前記従来技術が持っ
ていた課題を解決し、ウエイト制御が行われる周辺機能
部３のテストにおいて、その待ち時間の大小に関係なく
同一のテストプログラムでテストを行うことが可能なマ
イクロコンピュータを提供するものである。

【０００５】

【課題を解決するための手段】前記課題を解決するた
め、本発明のうちの第１の発明は、マイクロコンピュー
タにおいて、テストモードまたは非テストモードを指定
するテスト制御信号、入出力アクセスの待ち時間を指定
するウエイト制御信号、及びクロック信号が与えられ、
該テストモードで該ウエイト制御信号が第１の論理値
（不活性状態）の時、または該非テストモード時には、
該クロック信号に基づいて時刻のカウントを行い、該テ
ストモードで該ウエイト制御信号が第２の論理値（活性
状態）の時には該時刻のカウントを停止するタイマと、
書き込み制御信号、及び読み出し制御信号に従って外部
への信号の出力と外部からの信号の入力とを行う周辺機
能部と、前記タイマ、及び前記周辺機能部と接続され、
プログラムに基づいて前記書き込み制御信号、前記読み
出し制御信号、及び前記ウエイト制御信号を出力し、該
タイマ及び周辺機能部へのアクセスを行うＣＰＵとを設
けている。第２の発明は、第１の発明のマイクロコンピ
ュータにおいて、前記ＣＰＵ内に、前記プログラムから
与えられる前記テストモードまたは通常動作モードを指
定するテストモード指定情報を保持し、かつその保持し
た情報を前記テスト制御信号として前記タイマに与える
データ保持手段を設けている。第３の発明は、中央処理
部、周辺機能部、及びタイマを有するマイクロコンピュ
ータのテスト方法において、前記タイマにテストモード
信号を入力する工程と、前記周辺機能部への書き込み信
号または読み出し信号に対応したウエイト信号を前記タ
イマへ入力する工程と、前記ウエイト信号が入力されて
いる間、前記タイマの時刻の計算を停止する工程と、前
記書き込み信号または読み出し信号に関連する前記タイ
マの時刻を読み出し、該時刻に基づいて前記マイクロコ
ンピュータの動作を判断する工程とを有している。

【０００６】第１の発明によれば、以上のようにマイク
ロコンピュータを構成したので、次のような作用が行わ
れる。ＣＰＵによって、メモリに格納されたプログラム
に基づいたディジタル処理が行われ、該プログラム中に
周辺機能アクセス命令が有ると、アドレス信号と、ウエ
イト制御信号と、読み出し制御信号または書き込み制御
信号とが共通バスに出力される。共通バスでＣＰＵに接
続されたタイマによって、通常動作モードの時、または
テストモードでウエイト制御信号が不活性状態の時に
は、クロック信号に基づいて時刻のカウントが行われ、
テストモードでウエイト制御信号が活性状態の時には時
刻のカウントが停止される。第２の発明によれば、ＣＰ
Ｕ内に設けられたプログラム制御可能なデータ保持手段
から、テストモードまたは通常動作モードを指定するテ
スト制御信号がタイマに与えられる。第３の発明によれ
ば、マイクロコンピュータのテストにおいて、タイマに
テストモード信号が入力される。更に、タイマには、書
き込み信号または読み出し信号の対応してウエイト信号
が入力される。ウエイト信号が入力されている間、タイ
マによる時刻の計算が停止される。タイマの時刻を読み
出すことにより、ウエイト信号の期間を除去した正味の
時間が計算され、これによりマイクロコンピュータの動
作の良否が判断される。

【０００７】

【発明の実施の形態】図１は、本発明の実施形態を示す
マイクロコンピュータの概略の構成図である。このマイ
クロコンピュータは、大きく分けて、ＣＰＵ１０と、メ
モリ２０と、周辺機能部３０とで構成されている。そし
て、ＣＰＵ１０とメモリ２０との間はコア専用バス４０
で、ＣＰＵ１０と周辺機能部３０との間はペリフェラル
バス５０でそれぞれ接続されている。ＣＰＵ１０は、マ
イクロコンピュータの論理的中枢であり、図示されてい
ないシステム制御部、演算部、レジスタ部、演算制御
部、及びバス制御部等を有し、メモリ２０内に格納され
たプログラムに基づいて、命令シーケンスの実行、デー
タの演算、周辺機能アクセス命令に従った周辺機能部３
０へのアクセス等のディジタル処理を行う回路である。
ＣＰＵ１０は、更に、ウエイト制御部１１及びデータ保
持手段（例えば、モードレジスタ）１２を有している。

【０００８】ウエイト制御部１１は、周辺機能アクセス
命令を実行する際に、周辺機能部３０に対するアクセス
時間の延長を行うためのウエイト制御信号ＷＴと、これ
に応じた書き込み制御信号ＷＲ及び読み出し制御信号Ｒ
Ｄとを生成する機能を有している。モードレジスタ１２
は、メモリ２０内に格納されたプログラムに基づいてテ
ストモードまたは通常動作モードを指定する情報を保持
し、その保持した情報をテスト制御信号ＴＭとして出力
するものである。メモリ２０は、ＲＯＭ２１及びＲＡＭ
２２で構成されている。ＲＯＭ２１は読み出し専用メモ
リであり、一旦書き込まれたデータは電源のオン／オフ
に関係なく常に保持され、周辺機能アクセス命令を含む
プログラムや固定データの記憶に使用される。ＲＡＭ２
２は読み書き可能なメモリであり、電源が切られると保
持内容は消失する。このため、データの一時的な記憶領
域または処理領域として使用されることが多い。周辺機
能部３０は、タイマ３１、Ａ／Ｄ変換器３２、並列入出
力ポート３３、及び直列入出力ポート３４等の各種の周
辺機能を有している。

【０００９】タイマ３１は、時刻のカウントを行い、そ
のカウントした時刻データを読み出し制御信号ＲＤに従
って読み出す機能を有している。また、Ａ／Ｄ変換器３
２等は、外部との信号インタフェースを行い、書き込み
制御信号ＷＲ及び読み出し制御信号ＲＤに従って外部へ
の信号の出力と外部からの信号の入力とを行うものであ
る。コア専用バス４０は、アドレスバス４１、データバ
ス４２及び制御バス４３で構成されている。アドレスバ
ス４１は、ＣＰＵ１０からＲＯＭ２１及びＲＡＭ２２に
対する読み出しまたは書き込みのアドレスを指定するア
ドレス信号ＭＡを伝える共通信号線である。データバス
４２は、ＣＰＵ１０とメモリ２０との間でのデータ信号
ＭＤの入出力に使用される共通信号線である。また、制
御バス４３は、ＣＰＵ１０からメモリ２０に対するデー
タの読み出し、書き込み等の制御を行うための共通信号
線である。

【００１０】ペリフェラルバス５０は、アドレスバス５
１、データバス５２、クロック信号線５３、読み出し制
御線５４、書き込み制御線５５、及びウエイト制御線５
６で構成されている。アドレスバス５１は、ＣＰＵ１０
からＡ／Ｄ変換器３２等のアドレスを指定するアドレス
信号ＡＤを伝える共通信号線である。データバス５２
は、ＣＰＵ１０とＡ／Ｄ変換器３２等との間でのデータ
信号ＤＴの入出力に使用される共通信号線である。クロ
ック信号線５３は、ＣＰＵ１０から周辺機能部３０内の
動作の基準タイミングを与えるためのクロック信号ＣＫ
を供給するものである。読み出し制御線５４、書き込み
制御線５５及びウエイト制御線５６は、ＣＰＵ１０内の
ウエイト制御部１１で生成された読み出し制御信号Ｒ
Ｄ、書き込み制御信号ＷＲ及びウエイト制御信号ＷＴを
それぞれＡ／Ｄ変換器３２等へ与えるための共通信号線
である。

【００１１】図３は、図１中のタイマ３１の一例を示す
構成図である。このタイマ３１は、モードレジスタ１２
から与えられるテスト制御信号ＴＭと、ウエイト制御部
１１からウエイト制御線５６を介して与えられるウエイ
ト制御信号ＷＴとが入力される２入力ＮＡＮＤ（論理積
の否定）ゲート３１ａを有している。ＮＡＮＤゲート３
１ａの出力側は、２入力ＡＮＤ（論理積）ゲート３１ｂ
の一方の入力側に接続されている。ＡＮＤゲート３１ｂ
の他方の入力側には、クロック信号線５３が接続されて
いる。ＡＮＤゲート３１ｂの出力側は、カウンタ３１ｃ
の入力端子Ｃに接続されている。カウンタ３１ｃは、例
えば縦続接続された複数のフリップフロップで構成さ
れ、入力端子Ｃに印加されるクロック信号ＣＫの立上が
りのタイミングによって、それらの複数のフリップフロ
ップで保持する複数ビットのデータを１ずつ増加する回
路である。また、タイマ３１はアドレスバス５１を介し
て与えられるアドレス信号ＡＤと、読み出し制御線５４
を介して与えられる読み出し制御信号ＲＤとが入力され
るデコーダ３１ｄを有している。デコーダ３１ｄは、ア
ドレス信号ＡＤによってタイマ３１のアドレスが指定さ
れ、かつ、読み出し制御信号ＲＤが活性化されて論理値
“１”である時に、その出力側に“１”を出力する回路
である。

【００１２】カウンタ３１ｃ及びデコーダ３１ｄの出力
側には、ラッチ回路３１ｄが接続されている。ラッチ回
路３１ｄの複数ビットの入力端子ＤＩにはカウンタ３１
ｃの出力側が、イネーブル端子Ｅにはデコーダ３１ｄの
出力側が接続されている。ラッチ回路３１ｄは、イネー
ブル端子Ｅに入力される信号が“１”の時に、入力端子
ＤＩに与えられる複数ビットのデータを保持して、複数
ビットの出力端子ＤＯに出力するものである。ラッチ回
路３１ｄの出力側には、複数ビットの３ステートバッフ
ァ３１ｆの入力側が接続されている。３ステートバッフ
ァ３１ｆは制御端子Ｃを有し、この制御端子Ｃに与えら
れる制御信号が活性化されて“１”になった時に、入力
側に与えられる信号をそのまま出力側に出力し、制御端
子Ｃに与えられる制御信号が論理値“０”の時には、出
力側がハイインピーダンスになるバッファ回路である。
３ステートバッファ３１ｆの制御端子Ｃには、デコーダ
３１ｄの出力側が接続されており、この３ステートバッ
ファ３１ｆの出力側は、データバス５２に接続されてい
る。

【００１３】ここで、タイマ３１の機能を説明する。テ
スト制御信号ＴＭが“０”、即ち通常動作モードの場
合、ウエイト制御信号ＷＴの値に関係なく、ＮＡＮＤゲ
ート３１ａの出力信号は“１”になる。これにより、Ａ
ＮＤゲート３１ｂに与えられたクロック信号ＣＫは、カ
ウンタ３１ｃに入力される。カウンタ３１ｃは、クロッ
ク信号ＣＫの立ち上がりタイミング毎に、そのカウント
値を１ずつ増加する。テスト制御信号ＴＭが“１”、即
ちテストモードの場合、ウエイト制御信号ＷＴが“０”
であると、ＮＡＮＤゲート３１ａの出力信号は“１”に
なる。これにより、ＡＮＤゲート３１ｂに与えられたク
ロック信号ＣＫは、カウンタ３１ｃに入力され、このカ
ウンタ３１ｃが、クロック信号ＣＫの立ち上がりタイミ
ング毎にカウント値を１ずつ増加する。しかし、ウエイ
ト制御信号ＷＴが“１”になると、ＮＡＮＤゲート３１
ａの出力信号は“０”になる。これにより、ＡＮＤゲー
ト３１ｂの出力信号は“０”になり、カウンタ３１ｃに
はクロック信号ＣＫは入力されなくなる。この結果、ウ
エイト制御信号ＷＴが“１”である間、カウンタ３１ｃ
の動作は停止する。

【００１４】デコーダ３１ｄに与えられたアドレス信号
ＡＤの値が、タイマ３１に割当てられたアドレスに一致
し、かつ読み出し制御信号ＲＤが“１”になると、この
デコーダ３１ｄの出力信号は“１”になる。これによ
り、カウンタ３１ｃのカウント値がラッチ回路３１ｅに
保持され、更にこのラッチ回路３１ｅで保持されたデー
タＤＴは、３ステートバッファ３１ｆを介してデータバ
ス５２へ出力される。図４（１），（２）は、図１中の
タイマ３１の動作を示すタイムチャートであり、同図
（１）はテストモード時、及び同図（２）は通常動作モ
ード時の動作を示している。以下、テストモード時の動
作（Ｉ）、及び通常動作モード時の動作（II）について
説明する。

【００１５】（Ｉ） テストモード時の動作 ＲＯＭ２１には、周辺機能部３０のＡ／Ｄ変換器３２等
の各部の動作を試験するためのテストプログラムが格納
されており、ＣＰＵ１０は、このＲＯＭ２１に格納され
たテストプログラムに基づいて逐次処理を進める。周辺
機能部３０の各部の動作試験に先立って、モードレジス
タ１２をテストモードに設定するための命令が実行され
る。これにより、モードレジスタ１２から出力されるテ
スト制御信号ＴＭは、“１”になる。図４（１）の時刻
ｔ１には、周辺機能部３０に対するアクセスは行われて
おらず、書き込み制御信号ＷＲ、読み出し制御信号Ｒ
Ｄ、及びウエイト信号ＷＴは、すべて“０”となってい
る。この時点でクロック信号ＣＫが立ち上がると、ＡＮ
Ｄゲート３１ｂの出力信号Ｓ３１ｂも立ち上がり、これ
によって、カウンタ３１ｃのカウント値は１増加し、カ
ウンタ３１ｃの出力信号Ｓ３１ｃは、例えば、カウント
値２から３に変化する。

【００１６】同様に、時刻ｔ２において、クロック信号
ＣＫが立ち上がると、カウンタ３１ｃの出力信号Ｓ３１
ｃは、カウント値３から４に変化する。ここで、周辺機
能アクセス命令（例えば、Ａ／Ｄ変換器３２に対する出
力命令）が開始されたとする。Ａ／Ｄ変換器３２に対す
る書き込み制御信号ＷＲに先立ち、時刻ｔ３において、
ウエイト制御部１１からウエイト信号線５６に出力され
るウエイト制御信号ＷＴは、活性化されて“１”にな
る。時刻ｔ３においてウエイト制御信号ＷＴが“１”に
なると、ＮＡＮＤゲート３１ａの出力信号Ｓ３１ａは
“０”になるので、ＡＮＤゲート３１ｂは閉じられ、カ
ウンタ３１ｃにはクロック信号ＣＫが入力されなくな
る。このため、カウンタ３１ｃの出力信号Ｓ３１ｃは、
カウント値４のまま固定される。時刻ｔ４において、ウ
エイト制御信号ＷＴが“０”になると同時に、書き込み
制御信号ＷＲが“１”になる。これにより、ＣＰＵ１０
からデータバス５２に出力されていたデータ信号ＤＴ
が、Ａ／Ｄ変換器３２へ書き込まれる。

【００１７】時刻ｔ５において、クロック信号ＣＫが立
ち上がると、この時点ではウエイト制御信号ＷＴは
“０”になっているので、カウンタ３１ｃにクロック信
号ＣＫが与えられ、このカウンタ３１ｃの出力信号Ｓ３
１ｃは、カウント値５に変化する。時刻ｔ６において、
書き込み制御信号ＷＲが“０”になり、Ａ／Ｄ変換器３
２への出力命令は終了する。この後、カウンタ３１ｃ
は、同様にカウント動作を継続する。時刻ｔ７におい
て、Ａ／Ｄ変換器３２に対する入力命令が開始される
と、読み出し制御信号ＲＤ及びウエイト制御信号ＷＴ
は、活性化されて“１”になる。これにより、カウンタ
３１ｃへのクロック信号ＣＫの入力が停止し、カウンタ
３１ｃの出力信号Ｓ３１ｃは、例えばカウント値９のま
ま固定される。時刻ｔ８において、ウエイト制御信号Ｗ
Ｔが“０”に変化すると、カウンタ３１ｃは、再び動作
を開始し、次の時刻ｔ９におけるクロック信号ＣＫの立
ち上がりで、出力信号Ｓ３１ｃの値は、カウント値１０
に変化する。時刻ｔ１０において、読み出し制御信号Ｒ
Ｄが“０”になり、Ａ／Ｄ変換器３２に対する入力命令
は終了する。この後、カウンタ３１ｃは、同様にカウン
ト動作を継続する。

【００１８】以上の説明のように、テストモード時にお
いては、ウエイト制御信号ＷＴが活性化されて“１”に
なっている間、カウンタ３１ｃのカウント動作は停止す
る。従って、タイマ３１の３ステートバッファ３１ｆか
ら出力されるカウント値には、ウエイト制御信号ＷＴに
よって入出力動作が延期されている待ち時間が含まれて
いない。ここで、例えば、時刻ｔ１におけるタイマ３１
のカウント値３と、時刻ｔ１０におけるタイマ３１のカ
ウント値１０を読み出して、そのカウント値の差を算出
することにより、Ａ／Ｄ変換器３２に対する入力命令及
び出力命令の所要動作時間を測定することができる。こ
こで測定される所要動作時間は、待ち時間が加算されて
いないので、待ち時間の長短にかかわらず一定の時間に
なる。これにより、Ａ／Ｄ変換器３２の所要動作時間
を、待ち時間を考慮すること無く判定することができ
る。

【００１９】（II） 通常動作モード時の動作 ＲＯＭ２１には、通常の処理用のプログラムが格納され
ており、ＣＰＵ１０は、このＲＯＭ２１に格納されたプ
ログラムに基づいて処理を進める。通常のデータ処理に
先立って、モードレジスタ１２を、通常動作モードに設
定するための命令が実行される。これにより、モードレ
ジスタ１２から出力されるテスト制御信号ＴＭは“０”
になる。テスト制御信号ＴＭが“０”であるので、ＮＡ
ＮＤゲート３１ａの出力信号は、ウエイト制御信号ＷＴ
の値に関係なく常に“１”になる。これにより、ＡＮＤ
ゲート３１ｂは、常に開かれた状態になり、カウンタ３
１ｃは、クロック信号ＣＫの立ち上がり時点毎に、カウ
ントアップ動作を継続する。例えば、図４（２）の時刻
ｔ１１，ｔ１２におけるクロック信号ＣＫの立ち上がり
のタイミングでカウンタ３１ｃの出力信号Ｓ３１ｃは、
それぞれカウント値３，４へ変化する。また、時刻ｔ１
３〜ｔ１４、ｔ１７〜ｔ１８におけるウエイト信号制御
ＷＴが“１”の期間においても、出力信号Ｓ３１ｃはク
ロック信号ＣＫの立ち上がりタイミングで、逐次カウン
トアップされる。従って、タイマ３１の３ステートバッ
ファ３１ｆから出力されるカウント値には、ウエイト制
御信号ＷＴによって入出力動作が延期されている待ち時
間も含まれる。これにより、タイマ３１は、通常動作モ
ードにおいては、常にクロック信号ＣＫに基づいた正確
な時間を出力することができる。

【００２０】以上（Ｉ），（II）で説明したように、本
実施形態のマイクロコンピュータは、次の（ａ），
（ｂ）のような利点がある。 （ａ） ＮＡＮＤゲート３１ａ及びＡＮＤゲート３１ｂ
を設けて、テストモード時には、ウエイト制御信号ＷＴ
が“１”である間、カウンタ３１ｃの動作を停止させて
いる。これにより、Ａ／Ｄ変換器３２等の周辺機能部３
０の入出力動作に対する待ち時間（即ち、ウエイト制御
信号ＷＴの継続時間）を差し引いたアクセス時間を測定
することが可能になる。待ち時間の異なる周辺機能部３
０に対して、この待ち時間の差を考慮することなく所要
動作時間の試験をすることができるので、テストプログ
ラムの共通化が可能になり、テストプログラムの作成、
管理の省力化ができる。 （ｂ） テストモードと通常動作モードとをプログラム
制御可能なモードレジスタ１２を有しているので、テス
トプログラムの実行中にテスト制御信号ＴＭの値を変更
することができる。この機能を利用したテストプログラ
ムを使用することにより、ウエイト制御信号ＷＴを考慮
したアクセス時間と考慮しないアクセス時間を自由に測
定することができる。各種の待ち時間に対する動作状態
を試験することにより、周辺機能部３０のＡ／Ｄ変換器
３２等の各部毎に、最適な待ち時間を容易に求めること
が可能になる。

【００２１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（１）〜（５）のようなものがある。 （１） モードレジスタ１２を用いて、プログラムでテ
スト制御信号ＴＭを設定しているが、モードレジスタ１
２に代えて外部端子を設け、外部から直接テスト制御信
号ＴＭを与えるようにしても良い。これにより、プログ
ラムでの切り替えはできなくなるが、回路が簡素化され
る。 （２） タイマ３１の構成は、図３の構成に限らず同様
の機能を有するものであれば、どの様な回路構成であっ
ても良い。 （３） 周辺機能部３０は、図１の構成に限定せず、マ
イクロコンピュータの使用目的にあわせて、必要な周辺
機能を有する周辺機能部３０で構成する必要がある。 （４） メモリ２０に対するコア専用バス４０と、周辺
機能部３０に対するペリフェラルバス５０をそれぞれ設
けているが、共通のバスを用いても良い。その場合、メ
モリ２０の高速動作を確保するために、メモリ２０にア
クセスする場合には、ウエイト制御信号ＷＴを出力しな
いようにする必要がある。 （５） ペリフェラルバス５０は、アドレスバス５１、
データバス５２、クロック信号線５３、読み出し制御線
５４、書き込み制御線５５、及びウエイト制御線５６で
構成しているが、周辺機能部３０の機能に応じて、例え
ば、割り込み信号線等のその他の制御線を使用しても良
い。

【００２２】

【発明の効果】以上詳細に説明したように、第１及び第
３の発明によれば、テストモードでウエイト制御信号が
不活性状態の時、または通常動作モードの時には、クロ
ック信号に基づいて時刻のカウントを行い、テストモー
ドでウエイト制御信号が活性状態の時には時刻のカウン
トを停止するカウンタを有している。このため、テスト
モード時においては、ウエイト制御信号が活性状態の期
間を除いた時間をカウントすることができる。これによ
り、待ち時間の差に無関係にアクセス時間を測定できる
ので、テストプログラムの作成、管理が省力化できる。
第２の発明によれば、テスト制御信号をプログラムで制
御可能なデータ保持手段を設けたので、融通性のあるテ
ストプログラムを使用することができ、効率的なテスト
が可能になる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すマイクロコンピュータ
の概略の構成図である。

【図２】従来のマイクロコンピュータの概略の構成図で
ある。

【図３】図１中のタイマ３１の構成図である。

【図４】図１中のタイマ３１の動作を示すタイムチャー
トである。

【符号の説明】

１０ ＣＰＵ １１ ウエイト制御部 １２ モードレジスタ ２０ メモリ ２１ ＲＯＭ ２２ ＲＡＭ ３０ 周辺機能部 ３１ タイマ ３２ Ａ／Ｄ変換器 ４０ コア専用バス ４１，５１ アドレスバス ４２，５２ データバス ４３ 制御バス ５０ ペリフェラルバス ５３ クロック信号線 ５４ 読み出し制御線 ５５ 書き込み制御線 ５６ ウエイト制御線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 テストモードまたは非テストモードを指
   定するテスト制御信号、入出力アクセスの待ち時間を指
   定するウエイト制御信号、及びクロック信号が与えら
   れ、該テストモードで該ウエイト制御信号が第１の論理
   値の時、または該非テストモード時には、該クロック信
   号に基づいて時刻のカウントを行い、該テストモードで
   該ウエイト制御信号が第２の論理値の時には該時刻のカ
   ウントを停止するタイマと、 書き込み制御信号、及び読み出し制御信号に従って外部
   への信号の出力と外部からの信号の入力とを行う周辺機
   能部と、 前記タイマ、及び前記周辺機能部と接続され、プログラ
   ムに基づいて前記書き込み制御信号、前記読み出し制御
   信号、及び前記ウエイト制御信号を出力し、該タイマ及
   び周辺機能部へのアクセスを行う中央処理装置とを、 設けたことを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記プログラムから与えられる前記テス
   トモードまたは非テストモードを指定するテストモード
   指定情報を保持し、かつその保持した情報を前記テスト
   制御信号として前記タイマに与えるデータ保持手段を、
   前記中央処理装置内に設けたことを特徴とする請求項１
   記載のマイクロコンピュータ。
3. 【請求項３】 中央処理部、周辺機能部、及びタイマを
   有するマイクロコンピュータのテスト方法において、 前記タイマにテストモード信号を入力する工程と、 前記周辺機能部への書き込み信号または読み出し信号に
   対応したウエイト信号を前記タイマへ入力する工程と、 前記ウエイト信号が入力されている間、前記タイマの時
   刻の計算を停止する工程と、 前記書き込み信号または読み出し信号に関連する前記タ
   イマの時刻を読み出し、該時刻に基づいて前記マイクロ
   コンピュータの動作を判断する工程とを、 有することを特徴とするマイクロコンピュータのテスト
   方法。