JPH0536904A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0536904A JPH0536904A JP3186547A JP18654791A JPH0536904A JP H0536904 A JPH0536904 A JP H0536904A JP 3186547 A JP3186547 A JP 3186547A JP 18654791 A JP18654791 A JP 18654791A JP H0536904 A JPH0536904 A JP H0536904A
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- JP
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- test
- circuit
- terminal
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 テスト端子１本で半導体集積回路のテスト回
路の設定とデータの採取とデータの採取を可能にし、ハ
ードウェアおよびソフトウェアの簡略化、テスト時間の
短縮化、およびテスト確度の向上を図る。 【構成】 外部リセット信号〔外１〕の立ち下がり時の
テスト端子８の入力によりテストフラグ回路７の設定を
行い、これによってＣＰＵ１１はテスト回路起動手順プ
ログラムを記したＲＯＭ９によってチップ上の周辺ユニ
ット１３のテスト回路制御ユニット１７を起動する。テ
スト時の条件の設定およびデータの収集はシリアルパラ
レル変換回路１４およびパラレルシリアル変換回路１９
を使用してテスト端子８よりシリアル通信で行う。
路の設定とデータの採取とデータの採取を可能にし、ハ
ードウェアおよびソフトウェアの簡略化、テスト時間の
短縮化、およびテスト確度の向上を図る。 【構成】 外部リセット信号〔外１〕の立ち下がり時の
テスト端子８の入力によりテストフラグ回路７の設定を
行い、これによってＣＰＵ１１はテスト回路起動手順プ
ログラムを記したＲＯＭ９によってチップ上の周辺ユニ
ット１３のテスト回路制御ユニット１７を起動する。テ
スト時の条件の設定およびデータの収集はシリアルパラ
レル変換回路１４およびパラレルシリアル変換回路１９
を使用してテスト端子８よりシリアル通信で行う。
Description
【０００１】
【産業上の利用分野】本発明は、テスト回路を有する半
導体集積回路に利用され、とくに、リセット回路を有す
る半導体集積回路のテスト回路に関する。
導体集積回路に利用され、とくに、リセット回路を有す
る半導体集積回路のテスト回路に関する。
【０００２】
【従来の技術】従来、回路規模が小さい半導体集積回路
においては、半導体集積回路の持つ機能も簡単なものが
多く、半導体集積回路の外部端子には半導体集積回路を
動作させるために必要な信号がすべて入出力されていた
ため、半導体集積回路の持つ論理機能や電気的特性を外
部端子からＬＳＩテスタ等で測定することは比較的容易
であり、特別な工夫を必要としなかった。
においては、半導体集積回路の持つ機能も簡単なものが
多く、半導体集積回路の外部端子には半導体集積回路を
動作させるために必要な信号がすべて入出力されていた
ため、半導体集積回路の持つ論理機能や電気的特性を外
部端子からＬＳＩテスタ等で測定することは比較的容易
であり、特別な工夫を必要としなかった。
【０００３】ところが、最近の半導体集積回路は、回路
機能の高集積化が進み外部端子の数も増加し、各回路機
能が互いに複雑かつ密接に関係している場合が多く、ま
た、このような回路機能の多くは半導体集積回路内で閉
じているため、外部端子からＬＳＩテスタ等で直接テス
トできないものも増えてきている。
機能の高集積化が進み外部端子の数も増加し、各回路機
能が互いに複雑かつ密接に関係している場合が多く、ま
た、このような回路機能の多くは半導体集積回路内で閉
じているため、外部端子からＬＳＩテスタ等で直接テス
トできないものも増えてきている。
【０００４】ＬＳＩテスタ等で直接テストできない回路
の論理機能は、ＬＳＩテスタのテストプログラム等の工
夫により間接的にテストすることが可能なものも多い
が、単純にテストに要する時間が長くなるだけでなく、
各回路機能のテストの確度を従来の回路機能単体の半導
体集積回路のテストのレベルを維持した場合、ＬＳＩテ
スタのテストプログラムそのものの開発に非常に長い時
間を要するため、すべての製品に対してすべてを網羅し
たテストを実施することはほとんど不可能である。
の論理機能は、ＬＳＩテスタのテストプログラム等の工
夫により間接的にテストすることが可能なものも多い
が、単純にテストに要する時間が長くなるだけでなく、
各回路機能のテストの確度を従来の回路機能単体の半導
体集積回路のテストのレベルを維持した場合、ＬＳＩテ
スタのテストプログラムそのものの開発に非常に長い時
間を要するため、すべての製品に対してすべてを網羅し
たテストを実施することはほとんど不可能である。
【０００５】外部端子から直接テストすることができな
い回路機能がある半導体集積回路で、各回路機能のテス
トの確度を従来の回路機能単体の半導体集積回路のテス
トのレベルに維持するために、その回路機能を外部端子
から直接ＬＳＩテスタ等でテストする方法の一つとし
て、テスト回路を設けて、半導体集積回路を各回路機能
ごとにその回路機能を動作させるために必要なすべての
信号の入出力を外部端子から直接行えるようにする方法
があるが、この種のテスト回路の多くはテスト条件の設
定等を行うために専用のテスト端子を必要とする。
い回路機能がある半導体集積回路で、各回路機能のテス
トの確度を従来の回路機能単体の半導体集積回路のテス
トのレベルに維持するために、その回路機能を外部端子
から直接ＬＳＩテスタ等でテストする方法の一つとし
て、テスト回路を設けて、半導体集積回路を各回路機能
ごとにその回路機能を動作させるために必要なすべての
信号の入出力を外部端子から直接行えるようにする方法
があるが、この種のテスト回路の多くはテスト条件の設
定等を行うために専用のテスト端子を必要とする。
【０００６】ところが、最近の半導体集積回路のように
外部端子数の多いＬＳＩのパッケージは、パッケージの
占める面積も大きくなる傾向にあるため、１チップ化し
た半導体集積回路を使用するという機能当りの占有面積
の減少効果が小さくなる。このため半導体集積回路の設
計技術者は使用頻度の低い端子機能は、時分割方式など
による機能多重化等の手法により１ピンで多くの端子機
能を持たせるなどして外部端子数の減少に努めている。
外部端子数の多いＬＳＩのパッケージは、パッケージの
占める面積も大きくなる傾向にあるため、１チップ化し
た半導体集積回路を使用するという機能当りの占有面積
の減少効果が小さくなる。このため半導体集積回路の設
計技術者は使用頻度の低い端子機能は、時分割方式など
による機能多重化等の手法により１ピンで多くの端子機
能を持たせるなどして外部端子数の減少に努めている。
【０００７】このような背景により、従来、機能の高集
積化が進んだ半導体集積回路には、回路機能や電気的特
性の確度の高いテストを行うためにテスト回路を用いる
ことがあるが、テスト回路を動作させるために必要なテ
スト端子は通常の使用状態では使用されず、ＬＳＩテス
タ等でテストする場合のみ動作させるテスト回路専用の
外部端子であり、テスト端子の数はテスト条件を設定す
るために必要な数だけ必要であるが、一般に半導体集積
回路の端子配置はユーザーが使用する通常の端子機能を
優先して設定するため、一般ユーザーが使用することの
ないテスト端子を必要十分な数確保できなかった上に、
内蔵ＲＯＭの内容を掃き出す等の場合にＡ／Ｄバス等既
存の端子を使用することとなるため、テスト回路を付加
するとＲＯＭコード等の機密保持が難しくなっていた。
積化が進んだ半導体集積回路には、回路機能や電気的特
性の確度の高いテストを行うためにテスト回路を用いる
ことがあるが、テスト回路を動作させるために必要なテ
スト端子は通常の使用状態では使用されず、ＬＳＩテス
タ等でテストする場合のみ動作させるテスト回路専用の
外部端子であり、テスト端子の数はテスト条件を設定す
るために必要な数だけ必要であるが、一般に半導体集積
回路の端子配置はユーザーが使用する通常の端子機能を
優先して設定するため、一般ユーザーが使用することの
ないテスト端子を必要十分な数確保できなかった上に、
内蔵ＲＯＭの内容を掃き出す等の場合にＡ／Ｄバス等既
存の端子を使用することとなるため、テスト回路を付加
するとＲＯＭコード等の機密保持が難しくなっていた。
【０００８】
【発明が解決しようとする課題】前述した従来のテスト
回路を有する半導体集積回路では、テスト回路を動作さ
せるテスト条件をデコードしテスト条件を設定するため
に必要な数だけ専用のモード設定用の端子（テスト端
子）が必要であるが、テスト端子には半導体集積回路の
ケースに存在する全端子の内、必要な機能端子を設定し
た残りの端子を割り当てることとなり、テスト端子でデ
コードできるテスト条件も限られたものとなるため、半
導体集積回路に盛り込むことができるテスト条件の数お
よびテスト回路の数も限られていた。
回路を有する半導体集積回路では、テスト回路を動作さ
せるテスト条件をデコードしテスト条件を設定するため
に必要な数だけ専用のモード設定用の端子（テスト端
子）が必要であるが、テスト端子には半導体集積回路の
ケースに存在する全端子の内、必要な機能端子を設定し
た残りの端子を割り当てることとなり、テスト端子でデ
コードできるテスト条件も限られたものとなるため、半
導体集積回路に盛り込むことができるテスト条件の数お
よびテスト回路の数も限られていた。
【０００９】そのため、ＬＳＩテスタ等によるテスト時
には集積回路内の各機能や電気的特性をテストするため
のテスト回路不足による確度の不足を補うために、テス
ト時間が増大する欠点があった。また、内部回路や内蔵
ＲＯＭの機密を保持するためにテストに使用する外部の
ハードウェアおよびソフトウェアに多くのテクニックや
ノウハウが必要である欠点があった。
には集積回路内の各機能や電気的特性をテストするため
のテスト回路不足による確度の不足を補うために、テス
ト時間が増大する欠点があった。また、内部回路や内蔵
ＲＯＭの機密を保持するためにテストに使用する外部の
ハードウェアおよびソフトウェアに多くのテクニックや
ノウハウが必要である欠点があった。
【００１０】本発明の目的は、前記の欠点を除去するこ
とにより、テスト時間の短縮化とテスト確度の向上を図
り、かつハードウェアおよびソフトウェアを簡略化なら
びに回路の機密保持を高く図ることができる、テスト回
路を有する半導体集積回路を提供することにある。
とにより、テスト時間の短縮化とテスト確度の向上を図
り、かつハードウェアおよびソフトウェアを簡略化なら
びに回路の機密保持を高く図ることができる、テスト回
路を有する半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、テスト回路を
有する半導体集積回路において、テスト信号の入力およ
びテスト結果の出力を行う一つのテスト端子と、入力さ
れる外部リセット信号および前記テスト端子に入力され
るテスト信号を検出し、前記半導体集積回路をテスト状
態にセットするテスト状態セット手段と、テスト結果を
前記テスト端子から出力する出力手段とを含むことを特
徴とする。
有する半導体集積回路において、テスト信号の入力およ
びテスト結果の出力を行う一つのテスト端子と、入力さ
れる外部リセット信号および前記テスト端子に入力され
るテスト信号を検出し、前記半導体集積回路をテスト状
態にセットするテスト状態セット手段と、テスト結果を
前記テスト端子から出力する出力手段とを含むことを特
徴とする。
【００１２】
【作用】テスト状態セット手段は、外部リセット信号
と、テスト端子に入力されるテスト信号とを検出し、半
導体集積回路をテスト状態にセットする。そして、出力
手段はテスト端子からのテスト信号の入力が終了した
後、テスト端子を出力端子に切り換えてテスト結果を出
力する。
と、テスト端子に入力されるテスト信号とを検出し、半
導体集積回路をテスト状態にセットする。そして、出力
手段はテスト端子からのテスト信号の入力が終了した
後、テスト端子を出力端子に切り換えてテスト結果を出
力する。
【００１３】従って、半導体集積回路のテスト回路の設
定からテスト結果の取り出しまで１本のテスト端子で行
え、かつ実行できるテスト項目数がほとんど無制限であ
るため、ＬＳＩテスタ等によるテスト時間を大幅に短縮
することが可能となる。さらに、テストの確度を向上さ
せ、例えばマイクロコードＲＯＭの機密性を高く保持で
きるとともに、テスト時に必要なハードウェアおよびソ
フトウェアを簡略化することができる。
定からテスト結果の取り出しまで１本のテスト端子で行
え、かつ実行できるテスト項目数がほとんど無制限であ
るため、ＬＳＩテスタ等によるテスト時間を大幅に短縮
することが可能となる。さらに、テストの確度を向上さ
せ、例えばマイクロコードＲＯＭの機密性を高く保持で
きるとともに、テスト時に必要なハードウェアおよびソ
フトウェアを簡略化することができる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の第一実施例を示すブロック
構成図で、１ユニットのＣＰＵ（中央処理装置）と数ユ
ニットの周辺ユニットを１チップに納めたマイクロコン
ピュータチップで、チップ上の周辺ユニットのテストを
行う場合を示す。
構成図で、１ユニットのＣＰＵ（中央処理装置）と数ユ
ニットの周辺ユニットを１チップに納めたマイクロコン
ピュータチップで、チップ上の周辺ユニットのテストを
行う場合を示す。
【００１６】本第一実施例は、外部リセット端子１と、
外部割り込み端子１０と、リセット端子２および割り込
み端子１２を有するＣＰＵ１１と、テスト回路起動要求
時の初期化プログラムが格納されている例えばイオン注
入方式のマスクＲＯＭ（リードオンリーメモリ）９と、
周辺ユニット１３と、ユニット別のテスト回路制御ユニ
ット１７と、チップ内信号バス１６と、周辺バス２１と
を含む半導体集積回路において、本発明の特徴とするこ
とろの、テスト信号の入力およびテスト結果の出力を行
う一つのテスト端子８と、入力される外部リセット信号
〔外１〕、およびテスト端子８に入力されるテスト信号
を検出し、半導体集積回路をテスト状態にセットするテ
スト状態セット手段としての、リセット信号エッジ検出
回路３、テスト端子レベル検出回路６、テストフラグ回
路７、オア回路２０、シリアルパラレル変換回路１４、
および入力バッファ１５と、テスト結果をテスト端子８
から出力する出力手段としての、出力バッファ１８およ
びパラレルシリアル変換回路１９とを含んでいる。
外部割り込み端子１０と、リセット端子２および割り込
み端子１２を有するＣＰＵ１１と、テスト回路起動要求
時の初期化プログラムが格納されている例えばイオン注
入方式のマスクＲＯＭ（リードオンリーメモリ）９と、
周辺ユニット１３と、ユニット別のテスト回路制御ユニ
ット１７と、チップ内信号バス１６と、周辺バス２１と
を含む半導体集積回路において、本発明の特徴とするこ
とろの、テスト信号の入力およびテスト結果の出力を行
う一つのテスト端子８と、入力される外部リセット信号
〔外１〕、およびテスト端子８に入力されるテスト信号
を検出し、半導体集積回路をテスト状態にセットするテ
スト状態セット手段としての、リセット信号エッジ検出
回路３、テスト端子レベル検出回路６、テストフラグ回
路７、オア回路２０、シリアルパラレル変換回路１４、
および入力バッファ１５と、テスト結果をテスト端子８
から出力する出力手段としての、出力バッファ１８およ
びパラレルシリアル変換回路１９とを含んでいる。
【００１７】次に、本第一実施例の動作について説明す
る。
る。
【００１８】外部リセット端子１から入力される外部リ
セット信号〔外１〕は、半導体集積回路内の通常のリセ
ット信号〔外２〕としてＣＰＵ１１のリセット端子２に
供給される一方で、リセット信号エッジ検出回路３に供
給される。リセット信号エッジ検出回路３は、リセット
信号（パルス）〔外１〕の変化点を立ち下がり、立ち上
がりを区別して検出し、立ち下がりエッジ検出結果信号
４と立ち上がりエッジ検出結果信号５とをテスト端子レ
ベル検出回路６に与える。
セット信号〔外１〕は、半導体集積回路内の通常のリセ
ット信号〔外２〕としてＣＰＵ１１のリセット端子２に
供給される一方で、リセット信号エッジ検出回路３に供
給される。リセット信号エッジ検出回路３は、リセット
信号（パルス）〔外１〕の変化点を立ち下がり、立ち上
がりを区別して検出し、立ち下がりエッジ検出結果信号
４と立ち上がりエッジ検出結果信号５とをテスト端子レ
ベル検出回路６に与える。
【００１９】
【外１】
【００２０】
【外２】 テスト端子レベル検出回路６は、立ち下がりエッジ検出
結果信号４入力時にテストフラグ回路７をクリアしてテ
スト端子８の入力レベルをスキャンし、テスト端子８の
入力レベルが「テスト回路起動要求有り」に設定された
入力レベルであれば、立ち上がりエッジ検出結果信号５
入力時にテストフラグ回路７をセットする。
結果信号４入力時にテストフラグ回路７をクリアしてテ
スト端子８の入力レベルをスキャンし、テスト端子８の
入力レベルが「テスト回路起動要求有り」に設定された
入力レベルであれば、立ち上がりエッジ検出結果信号５
入力時にテストフラグ回路７をセットする。
【００２１】テストフラグ回路７の内容は、ＲＯＭ９の
バス接続回路に供給され、テスト回路起動要求時のみＲ
ＯＭ９をメモリアドレス空間上に配置し、半導体集積回
路の外部割り込み端子１０に入力される割り込み信号と
オア回路２０で論理和をとり、割り込み信号ＩＩＮＴと
してＣＰＵ１１の割り込み端子１２に供給される。
バス接続回路に供給され、テスト回路起動要求時のみＲ
ＯＭ９をメモリアドレス空間上に配置し、半導体集積回
路の外部割り込み端子１０に入力される割り込み信号と
オア回路２０で論理和をとり、割り込み信号ＩＩＮＴと
してＣＰＵ１１の割り込み端子１２に供給される。
【００２２】ＣＰＵ１１はリセット信号〔外２〕の立ち
下がりエッジでＣＰＵ１１自身の初期化を開始し、カタ
ログスペックで指定しているリセットパルス期間より短
い時間でＣＰＵ１１自身の初期化を終了している。そし
て、ＣＰＵ１１はＣＰＵ１１自身のリセット直後に割り
込み端子１２に割り込み信号ＩＩＮＴの入力があると、
直ちにテスト回路制御の割り込み処理に入り、テスト回
路起動要求時の初期化プログラムが格納されているＲＯ
Ｍ９に従って、チップ上の周辺ユニット１３自身のテス
ト回路の初期設定や制御信号の切り換え等を行い、チッ
プ上のテスト回路制御ユニット１７を起動し周辺ユニッ
ト１３のテスト準備をする。
下がりエッジでＣＰＵ１１自身の初期化を開始し、カタ
ログスペックで指定しているリセットパルス期間より短
い時間でＣＰＵ１１自身の初期化を終了している。そし
て、ＣＰＵ１１はＣＰＵ１１自身のリセット直後に割り
込み端子１２に割り込み信号ＩＩＮＴの入力があると、
直ちにテスト回路制御の割り込み処理に入り、テスト回
路起動要求時の初期化プログラムが格納されているＲＯ
Ｍ９に従って、チップ上の周辺ユニット１３自身のテス
ト回路の初期設定や制御信号の切り換え等を行い、チッ
プ上のテスト回路制御ユニット１７を起動し周辺ユニッ
ト１３のテスト準備をする。
【００２３】テスト準備ができると、テスト端子８は、
テストコマンドをＣＰＵ１１に与えるためのシリアル入
力端子となる。テスト端子８から入力された４ビット長
のシリアル信号はシリアルパラレル変換回路１４によっ
てパラレル信号に変換された後、入力バッファ１５で１
６ビットのチップ内信号がバスイメージに並べられて、
１６ビットずつチップ内信号バス１６に乗る。
テストコマンドをＣＰＵ１１に与えるためのシリアル入
力端子となる。テスト端子８から入力された４ビット長
のシリアル信号はシリアルパラレル変換回路１４によっ
てパラレル信号に変換された後、入力バッファ１５で１
６ビットのチップ内信号がバスイメージに並べられて、
１６ビットずつチップ内信号バス１６に乗る。
【００２４】ＣＰＵ１１は、このテストコマンドをテス
トする周辺ユニット毎に設けたユニット別のテスト回路
制御ユニット１７に転送し、あるいは必要なデータを転
送する。テスト回路制御ユニット１７は、テストコマン
ドとデータに従って周辺ユニット１３のテスト条件を設
定し、周辺ユニット１３がテスト結果を出力する経路に
従って、テスト結果を一たん蓄積する出力バッファ１８
の接続を切り換える。
トする周辺ユニット毎に設けたユニット別のテスト回路
制御ユニット１７に転送し、あるいは必要なデータを転
送する。テスト回路制御ユニット１７は、テストコマン
ドとデータに従って周辺ユニット１３のテスト条件を設
定し、周辺ユニット１３がテスト結果を出力する経路に
従って、テスト結果を一たん蓄積する出力バッファ１８
の接続を切り換える。
【００２５】テスト回路制御ユニット１７にテスト条件
を設定するための最後のデータが転送されると、テスト
端子８は周辺ユニット１３のテスト結果を半導体集積回
路外へ出力するためのシリアル出力端子になる。
を設定するための最後のデータが転送されると、テスト
端子８は周辺ユニット１３のテスト結果を半導体集積回
路外へ出力するためのシリアル出力端子になる。
【００２６】周辺ユニット１３のテスト結果は、出力バ
ッファ１８に一たん蓄積された後、４ビット毎にパラレ
ルシリアル変換回路１９に送られ、４ビット長のシリア
ルデータとしてテスト端子８から出力される。
ッファ１８に一たん蓄積された後、４ビット毎にパラレ
ルシリアル変換回路１９に送られ、４ビット長のシリア
ルデータとしてテスト端子８から出力される。
【００２７】本第一実施例では、半導体集積回路のテス
ト回路の設定から、テスト結果の取り出しまで１本のテ
スト端子８で行えるため、ＬＳＩテスタによる検査だけ
でなく、マイコン装置のマザーボードに半導体集積回路
を取り付けたまま、簡単なシリアルトランシーバで半導
体集積回路の検査を行うことができる。
ト回路の設定から、テスト結果の取り出しまで１本のテ
スト端子８で行えるため、ＬＳＩテスタによる検査だけ
でなく、マイコン装置のマザーボードに半導体集積回路
を取り付けたまま、簡単なシリアルトランシーバで半導
体集積回路の検査を行うことができる。
【００２８】図２は本発明の第二実施例を示すブロック
構成図で、１ユニットのＣＰＵと数ユニットの周辺回路
を１チップに納めたマイクロコンピュータチップで、チ
ップ上のＣＰＵ内部の内蔵マイクロコードＲＯＭのテス
トを行う場合を示す。
構成図で、１ユニットのＣＰＵと数ユニットの周辺回路
を１チップに納めたマイクロコンピュータチップで、チ
ップ上のＣＰＵ内部の内蔵マイクロコードＲＯＭのテス
トを行う場合を示す。
【００２９】本第二実施例は、外部リセット入力端子１
と、リセット端子２を有し、内部にマイクロコードＲＯ
Ｍ２２、そのアドレスカウンタ２５、ＲＯＭバス２３お
よびデコード回路２６を含むＣＰＵ１１ａとを備えた半
導体集積回路において、本発明の特徴とするところの、
テスト端子８と、テスト状態セット手段としての、リセ
ット信号エッジ検出回路３、テスト端子レベル検出回路
６およびテストフラグ回路７と、出力手段としての、出
力バッファ１８、パラレルシリアル変換回路１９および
マイクロコードＲＯＭ２２のバイパス回路２４とを備え
ている。
と、リセット端子２を有し、内部にマイクロコードＲＯ
Ｍ２２、そのアドレスカウンタ２５、ＲＯＭバス２３お
よびデコード回路２６を含むＣＰＵ１１ａとを備えた半
導体集積回路において、本発明の特徴とするところの、
テスト端子８と、テスト状態セット手段としての、リセ
ット信号エッジ検出回路３、テスト端子レベル検出回路
６およびテストフラグ回路７と、出力手段としての、出
力バッファ１８、パラレルシリアル変換回路１９および
マイクロコードＲＯＭ２２のバイパス回路２４とを備え
ている。
【００３０】次に、本第二実施例の動作について説明す
る。
る。
【００３１】外部リセット入力端子１から入力されるリ
セット信号〔外１〕は、半導体集積回路内の通常のリセ
ット信号〔外２〕としてＣＰＵ１１ａのリセット端子２
に供給される一方で、リセット信号エッジ検出回路３に
供給される。リセット信号エッジ検出回路３は、リセッ
ト信号〔外１〕の変化点を立ち下がり、立ち上がりを区
別して検出し、立ち下がりエッジ検出結果信号４と、立
ち上がりエッジ検出結果信号５とをテスト端子レベル検
出回路６に与える。
セット信号〔外１〕は、半導体集積回路内の通常のリセ
ット信号〔外２〕としてＣＰＵ１１ａのリセット端子２
に供給される一方で、リセット信号エッジ検出回路３に
供給される。リセット信号エッジ検出回路３は、リセッ
ト信号〔外１〕の変化点を立ち下がり、立ち上がりを区
別して検出し、立ち下がりエッジ検出結果信号４と、立
ち上がりエッジ検出結果信号５とをテスト端子レベル検
出回路６に与える。
【００３２】テスト端子レベル検出回路６は、立ち下が
りエッジ検出結果信号４入力時にテストフラグ回路７を
クリアしてテスト端子８の入力レベルをスキャンし、テ
スト端子８の入力レベルが「テスト回路起動要求有り」
に設定された入力レベルであれば、立ち上がりエッジ検
出結果信号５入力時にテストフラグ回路７をセットす
る。
りエッジ検出結果信号４入力時にテストフラグ回路７を
クリアしてテスト端子８の入力レベルをスキャンし、テ
スト端子８の入力レベルが「テスト回路起動要求有り」
に設定された入力レベルであれば、立ち上がりエッジ検
出結果信号５入力時にテストフラグ回路７をセットす
る。
【００３３】テストフラグ回路７がセットされると、Ｃ
ＰＵ１１内部のマイクロコードＲＯＭ２２の出力がのる
ＲＯＭバス２３にバイパス回路２４を切り換え、マイク
ロコードＲＯＭ２２の出力をパラレルシリアル変換回路
１９の前段の出力バッファ１８に接続し、マイクロコー
ドＲＯＭ２２のアドレスカウンタ２５をテストモードに
設定し、マイクロコードＲＯＭ２２の全内容がテスト端
子８から順次読み出される。
ＰＵ１１内部のマイクロコードＲＯＭ２２の出力がのる
ＲＯＭバス２３にバイパス回路２４を切り換え、マイク
ロコードＲＯＭ２２の出力をパラレルシリアル変換回路
１９の前段の出力バッファ１８に接続し、マイクロコー
ドＲＯＭ２２のアドレスカウンタ２５をテストモードに
設定し、マイクロコードＲＯＭ２２の全内容がテスト端
子８から順次読み出される。
【００３４】本第二実施例では、半導体集積回路のＣＰ
ＵのマイクロコードＲＯＭの内容を１本のテスト端子だ
けで行うため、マイクロコードＲＯＭのＬＳＩテスタに
よる検査が容易にかつ機密性を高く保持して行うことが
できる。
ＵのマイクロコードＲＯＭの内容を１本のテスト端子だ
けで行うため、マイクロコードＲＯＭのＬＳＩテスタに
よる検査が容易にかつ機密性を高く保持して行うことが
できる。
【００３５】
【発明の効果】以上説明したように、本発明は、半導体
集積回路のテスト回路の設定から、テスト結果の取り出
しまで１本のテスト端子で行え、かつ、実行できるテス
トの項目数がほとんど無制限であるため、ＬＳＩテスタ
等による半導体集積回路のテスト時間を大幅に短縮で
き、テスト時に必要なハードウェアおよびソフトウェア
を簡略化できるうえ、テストの確度も大幅に向上できる
効果がある。さらに、マイクロコードＲＯＭ等のテスト
を機密性を高く保持して行うことができる効果がある。
集積回路のテスト回路の設定から、テスト結果の取り出
しまで１本のテスト端子で行え、かつ、実行できるテス
トの項目数がほとんど無制限であるため、ＬＳＩテスタ
等による半導体集積回路のテスト時間を大幅に短縮で
き、テスト時に必要なハードウェアおよびソフトウェア
を簡略化できるうえ、テストの確度も大幅に向上できる
効果がある。さらに、マイクロコードＲＯＭ等のテスト
を機密性を高く保持して行うことができる効果がある。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】本発明の第二実施例を示すブロック構成図。
１ 外部リセット端子 ２ リセット端子 ３ リセット信号エッジ検出回路 ４ 立ち下がりエッジ検出結果信号 ５ 立ち上がりエッジ検出結果信号 ６ テスト端子レベル検出回路 ７ テストフラグ回路 ８ テスト端子 ９ＲＯＭ １０ 外部割り込み端子 １１、１１ａ ＣＰＵ １２ 割り込み端子 １３ 周辺ユニット １４ シリアルパラレル変換回路 １５ 入力バッファ １６ チップ内信号バス １７ テスト回路制御ユニット １８ 出力バッファ １９ パラレルシリアル変換回路 ２０ オア回路 ２１ 周辺バス ２２ マイクロコードＲＯＭ ２３ ＲＯＭバス ２４ バイパス回路 ２５ アドレスカウンタ ２６ デコード回路 ＩＩＮＴ 内部割り込み信号
Claims (1)
- 【請求項１】 テスト回路を有する半導体集積回路にお
いて、 テスト信号の入力およびテスト結果の出力を行う一つの
テスト端子と、 入力される外部リセット信号および前記テスト端子に入
力されるテスト信号を検出し、前記半導体集積回路をテ
スト状態にセットするテスト状態セット手段と、 テスト結果を前記テスト端子から出力する出力手段とを
含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186547A JP2853381B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186547A JP2853381B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536904A true JPH0536904A (ja) | 1993-02-12 |
| JP2853381B2 JP2853381B2 (ja) | 1999-02-03 |
Family
ID=16190421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186547A Expired - Fee Related JP2853381B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853381B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7933735B2 (en) | 2007-01-31 | 2011-04-26 | Denso Corporation | Semiconductor integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115857A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | 半導体集積回路装置 |
| JPS6292654U (ja) * | 1985-12-02 | 1987-06-13 | ||
| JPH01165979A (ja) * | 1987-12-23 | 1989-06-29 | Hitachi Ltd | 論理集積回路 |
-
1991
- 1991-07-25 JP JP3186547A patent/JP2853381B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115857A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | 半導体集積回路装置 |
| JPS6292654U (ja) * | 1985-12-02 | 1987-06-13 | ||
| JPH01165979A (ja) * | 1987-12-23 | 1989-06-29 | Hitachi Ltd | 論理集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7933735B2 (en) | 2007-01-31 | 2011-04-26 | Denso Corporation | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853381B2 (ja) | 1999-02-03 |
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Legal Events
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