JPH01166138A - 情報処理装置の診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理装置の診断方式に関し、例えば書
き換え可能な記憶回路を含む１チップのマイクロコンピ
ュータ等の診断方式に利用して有効な技術に関するもの
である。

〔従来の技術〕

従来、セルフテスト方式としては、セミコンダクター　
ワールド、１９８３年年１２月号頁１２５　（Ｓ　ｅｍ
ｉｃｏｎｄｕｃｔｏｒ　　Ｗｏｒｌｄ　　１９８３．１
２、Ｐ１２５）において論じられている。

この文献のテスト方式では、セフルテストを実行するマ
イクロ命令シーケンスと期特出力応答値を通常動作には
使用しないＲＯＭ　（リード・オンリー・メモリ）に格
納しておき、テストの時にそれらのデータを呼び出すも
のである。

〔発明が解決しようとする問題点〕

上記の従来技術では、テストデータを格納するアドレス
が限られるため、大規模な論理のセルフテストが難しい
。また、テスト専用のＲＯＭを内蔵するものであるため
、その分チップの面積が増大してしまうという欠点を持
つ。

この発明の目的は、回路規模を大きくすることなく、セ
ルフテストを可能とした情報処理装置の診断方式を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書き換え可能な記憶装置を含みプログラムに
従って情報処理を行うプロセッサを具備する情報処理装
置において、その機能試験時には上記記憶装置に機能診
断を実行するプログラムやデータを書き込みそれに対応
した情報処理機能の診断を行わせ、その機能試験終了後
には上記記憶装置の内容を所定の情報処理のためのプロ
グラム又はデータを格納する。

〔作　用〕

上記した手段によれば、情報処理動作のための記憶装置
を利用して自己診断のためのプログラムやデータを格納
するものであるから、格別な記憶装置を設けることなく
、そのセルフテストが可能になる。

〔実施例〕

第１図には、この発明に係る診断方式が適用さされる１
チップのマイクロコンピュータの一実施例のブロック図
が示されている。同図において、破線で囲まれた部分は
集積回路ＬＳＩであり、ここに形成された各回路ブロッ
クは、全体として１チップのマイクロコンピュータを構
成しており、公知の半導体集積回路の製造技術によって
単結晶シリコンのような１個の半導体基板上において形
成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。

Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンデイションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。

このようなマイクロプロセッサＣＰＵの構成は、例えば
、■オーム社から昭和５３年４月１０に発行されたｒマ
イクロコンピュータの基礎」矢田光治著によって公知で
あり、各レジスタの機能の概略は前記説明したと同様で
あるのでその詳細な説明を省略する。

記号ＰＯＩないしＰＯ４で示されているのは、入出力ポ
ートであり、その内部にデータ伝送方向レジスタを含ん
でいる。上記入出力ボートＰＯ３とＰＯ４は、８ビツト
つづのデータの入出力に用いられることの他、後述する
バスＢＵＳに含まれるアドレス信号を外部に送出する機
能を持つ。例えば、入出力ポートＰＯ３とバスＢＵＳと
の間にマルチプレクサが設けられ、その切り換えによっ
て、データとアドレスとの切り換えが行われる。

また、入出カポ−１−ＰＯ４は、動作モードの設定に応
じてデータ入出力ボート又はアドレス出力ポートになる
。上記入出力ポートＰＯ２は、特に制限されないが、６
つの端子からなり、そのデータディレクションレジスタ
により入出力方向が決められる。６ビツトの出力バッフ
ァは３状態出カバソフアになっており、入力として使用
する場合には、出カバソファは高インピーダンス状態に
なる。

入出力ポートＰＯ２の４本の端子は、リセット期間中モ
ードプログラミング用に使用される。リセット時のこの
４つの端子のレベルは、入出カポ−）ＰＯ２のラッチ回
路に保持される。上記４つの端子を用いたモード設定の
種類は、例えばシングルチップモード、エクスバンプイ
ツトマルチプレックスモード、エクスパンディッドノン
マルチプレックスモードと、後述するようなテストモー
ドである。このようなモードの識別は、モード決定回路
ＭＯＤＥにより行われる。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。

このタイマーは、カウンタＣ０ＵＴ、プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。この
れらのタイマーには、ウォッチ・ドック・タイマー回路
も含まれる。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、例えば−時データの記憶回路、スタック
領域又は汎用レジスタとして用いられる。

記号ＥＰＲＯＭで示されているのは、イレーザブル＆プ
ログラマブル・リード・オンリー・メモリであり、主と
して各種情報処理のためのプログラム等が書込まれる。

このＥＰＲＯＭは、特に制限されないが、そのパッケー
ジに消去用の窓が設けられることによって消去可能にさ
れる。この構成に代えて、ＥＰＲＯＭは、外部の記憶装
置とされてもよい。すなわち、上記マイクロコンピュー
タを構成する半導体集積回路装置ＬＳＩを構成するパッ
ケージ上にＥＰＲＯＭを搭載可能にしてもよい。このよ
うな構成の１チップマイクロコンピユータユニツトの例
としては、例えば■日立製作所から販売されているｒＨ
Ｄ６８ＰＯＩＶＯ７、ＨＤ６８ＰＯＩＭＯ等がある。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバス及び各種
制御信号線とが含まれるものである。なお、上記のよう
にパッケージ上に搭載されるＥＰＲＯＭにあっては、ア
ドレスバッファやデータバッファ回路を介して上記内部
バスと結合されるものである。

インタラブド制御回路ＩＮＴＣは、割り込み信号ＮＭ１
．ＩＲＱに対する割り込み制御動作を行うものである。

また、上記インタラブド制御回路ＩＮＴＣには、ホール
ト制御回路やリセット制御回路を含ませるものであって
もよい。この場合には、それに応じた入力信号ＨＡＬＴ
、ＲＥＳ　（図示せず）が供給される。また、このよう
な割り込み等の入力端子は、前記入出力ボートＰ０１な
いしＰＯ４の中のいずれかの端子を共用するものとして
もよい。

上記のようなマイクロコンピュータユニットの機能試験
を行うため、上記Ｅ　Ｐ　ＲＯＭに機能試験用のプログ
ラムとデータが書き込まれる。例えば、演算ユニットの
試験を行う場合には、その演算プログラムとデータ及び
その演算結果の期待値が書き込まれる。そして、テスト
モードを指定することによりその実行が行われる。例え
ば演算プログラムでは演算モードを指定するとともに上
記データを演算回路に供給してその演算を行わせ、演算
結果をＲＡＭに格納させる。このような一連の診断用の
演算が終了すると、ＲＡＭに格納された演算結果と、Ｅ
ＰＲＯＭに格納された期待値データとを比較して、その
良否を外部へ送出させるものである。あるいは、ＲＡＭ
の書き込み／読み出しテストにあっては、ＥＰＲＯＭに
格納されたプログラムによりそれに格納されたデータが
ＲＡＭに書き込まれる。次いで、ＲＡＭの読み出しを指
示して、格納されたデータと上記ＥＰＲＯＭに保持され
たソースデータとを比較してその良否を出力させる。

上記ＥＰＲＯＭの記憶容量が不足することにより、上記
一連の診断動作が一度にできないときには、診断プログ
ラム等は分割され、上記演算回路の特定の診断を行った
後に、ＥＰＲＯＭの内容を書き換えて他の演算機能やＲ
ＡＭの書き込み／読み出し試験を行うようにすればよい
。上記ＥＰＲＯＭに代えてＲＡＭに上記プログラムやデ
ータを書き込むようにしたり、その両方を上記のような
セルフテストに用いるものであってよい。

そして、上記機能診断が終了すると、ＥＰＲＯＭには通
常動作のためのプログラムやデータを格納して出荷する
ものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１１書き換え可能な記憶装置を含みプログラムに従っ
て情報処理を行うプロセッサを具備する情報処理装置に
おいて、その機能試験時には上記記憶装置に機能診断を
実行するプログラムやデータを書き込みそれに対応した
情報処理機能の診断を行わせ、その機能試験終了後には
上記記憶装置の内容を所定の情報処理のためのプログラ
ム又はデータを格納する構成を採ることにより、格別な
記憶装置を設けることなく、そのセルフテストが可能に
なるという効果が得られる。

（２）診断すべき回路ブロックを分割して、それぞれに
応じて診断用のプログラムやデータを作成しておき、１
つの回路ブロックの診断が終了した後に他の回路ブロッ
クの診断を行うようにすることにより、比較的記憶容量
の小さな書ぎ換え可能な記憶装置を用いても大きな回路
規模の機能診断を実行することができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、期待値を外部
のテスターが持つようにし、上記ＥＰＲＯＭやＲＡＭの
ような書き換え可能な記憶装置には、特定の回路機能の
診断のための動作を行わせるプログラムやデータを格納
させる構成を採るものとしてもよい。この場合でも、テ
タスー側において膨大なテストパターンを作成する必要
がないから、テストの効率化を図ることができる。また
、マイクロコンピュータ等のようにプログラムに従って
情報処理を行う情報処理装置としては、１チップの半導
体集積回路装置により構成されるものの他、プリント基
板等の実装基板上に構成されるものであってもよい。

この発明は、１チップマイクロコンピユータ等のように
プログラムに従って内部回路が動作させられる各種プロ
セッサ等の情報処理装置の診断方式に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をＷＪ単に説明すれば、下記の通りであ
る。すなわち、書き換え可能な記憶装置を含みプログラ
ムに従って情報処理を行うプロセッサを具備する情報処
理装置において、その機能試験時には上記記憶装置に機
能診断を実行するプログラムやデータを書き込みそれに
対応した情報処理機能の診断を行わせ、その機能試験終
了後には上記記憶装置の内容を所定の情報処理のための
プログラム又はデータを格納することにより、格別な記
憶装置を設けることなくそのセルフテストが可能になる
という効果がある。

【図面の簡単な説明】

第１図は、この発明に係る診断方式が適用される１チワ
プのマイクロコンピュータの一実施例を示すブロック図
である。 ＣＰＵ・・マイクロプロセッサ、ＣＰＵ−Ｃ０ＮＴ・・
ＣＰＵコントローラ、ＡＬＵ・・算術論理演算ユニット
、Ａ・・アキュムレータ、ｃｃ・・コンデイションコー
ドレジスタ、ＳＰ・・スタックポインタ、ＰＣＨ，ＰＣ
Ｌ・・プログラムカウンタ、ＲＡＭ・・ラング・アクセ
ス・メモリ、ＥＰＲＯＭ・・イレーザブル＆プログラマ
ブル・リード・オンリー・メモリ、ＩＮ’ｌ’Ｃ・・イ
ンタラブド制御回路、ＰＯＩ〜ＰＯ４・・入出力ポート
、Ｏ２０・・発振回路、Ｃ０ＵＴ・・カウンタ、Ｃ０Ｎ
Ｔ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵＳ・
・バス、ＭＯＤＥ・・モード決定回路

Claims (1)

1. 【特許請求の範囲】 １、プログラムに従って情報処理を行うプロセッサと、
   書き換え可能な記憶装置とを含み、機能試験時において
   上記記憶装置に情報処理機能を診断するためのプログラ
   ムやデータを書き込み、上記プログラムに従ってそれに
   対応した情報処理機能の診断を行わせ、その機能試験終
   了後には上記記憶装置の内容を所定の情報処理のための
   プログラム又はデータを格納することを特徴とする情報
   処理装置の診断方式。 ２、上記記憶装置には、１つの部分的な回路ブロックに
   対応したプログラムやデータが格納されて、それに対応
   した診断が行われ後に別の回路ブロックに対応したプロ
   グラムやデータが格納されてそれに対応した診断が順次
   行われるものであることを特徴とする特許請求の範囲第
   １項記載の情報処理装置の診断方式。 ３、上記記憶装置は、ＥＰＲＯＭであることを特徴とす
   る特許請求の範囲第１又は第２項記載の情報処理装置の
   診断方式。 ４、上記情報処理装置は、１チップの半導体集積回路か
   ら構成されるものであることを特徴とする特許請求の範
   囲第１、第２又は第３項記載の情報処理装置の診断方式
   。