JPH04287237A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係り、
特にマイクロプログラムを格納する制御記憶の故障に対
し、その検出、訂正を効率良く行う制御記憶制御部を有
する情報処理装置に関する。

【０００２】

【従来の技術】従来の情報処理装置においては、マイク
ロプログラム用制御記憶の故障に対して一時的な１ビッ
ト障害が発生した際は、既マイクロ命令の実行を凍結し
、マスタファイルより再度ロードし訂正した後、凍結を
解除し実行を続ける方式があり、また固定的なエラー或
いは、２ビットの障害が発生した際は、１ビット障害訂
正２ビット障害検出を行ういわゆるＥＣＣ回路を付加し
、読出した制御記憶の内容をこのＥＣＣ回路で訂正した
後、既マイクロ命令を実行させる方式が知られている。 さらに、前述のＥＣＣ回路にて障害検出を行うためには
その回路を実現するための論理段数が多くその障害検出
信号作成までに要するマシンサイクル時間が大きくなる
ため、前述のパリティ検査回路を用いて１ビットの障害
を検出し、既マイクロ命令の実行を凍結した後、ＥＣＣ
回路を用いて訂正されたマイクロ命令を使用して実行を
再開するといった方式も知られている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、１
ビットの固定障害が発生したアドレス部に更に１ビット
の一時的障害が発生するケースが配慮されておらず、こ
の場合、２ビットの故障と検出され、ＥＣＣ回路によっ
て検出される故障となり、既マイクロ命令の実行を凍結
する事が不可能となるという問題があった。

【０００４】本発明は、上記の様な２ビット障害の際に
も既マイクロプログラムの実行を凍結することを目的と
しており、さらに固定障害の発生したアドレスを容易に
知り得る手段を具備した情報処理装置を提供する事を目
的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、１ビット障害訂正及び２ビット障害検出が可能なＥ
ＣＣ回路とともにパリティ検査回路を具備し、１ビット
障害の検出はパリティ検査回路によって行い、ＥＣＣ回
路は２ビット障害検出と１ビット固定障害の訂正にのみ
用いることによって１ビット障害の報告に要する時間を
減少させるものであり、さらにメモリ内に障害報告専用
ビットを設け、パリティ検査回路と合わせて本ビット自
身を用いて障害報告を行うことにより、障害を含むメモ
リ読出しデータによるマイクロ命令の実行を高速に凍結
し、既故障アドレスの読出しデータを上記ＥＣＣ回路ま
たは再ロードまたはその双方を用いて訂正した後、凍結
を解除する制御記憶制御回路を実現する事によって達成
される。

【０００６】

【作用】本発明によれば、パリティ検査回路の特性を生
かして１ビット障害を含むメモリ読出しによるマイクロ
命令及びそれに続くマイクロ命令の実行を凍結し、また
、メモリ内障害報告専用ビットによる障害検出報告によ
り１ビットの固定障害に対しては、不必要な再ロードに
かかる時間を削減し、すぐにＥＣＣ回路によって訂正し
たデータを使用する事ができ、さらに、１ビット固定障
害および１ビット一時的障害の２ビット障害に対しては
メモリ内障害報告専用ビットによりその障害検出を早期
に行う事ができるため、既マイクロ命令の実行を凍結す
る事が可能となり、既読出しデータは、再ロードした後
ＥＣＣ回路にて訂正する事によって正しいマイクロ命令
を供給する事が可能となる。

【０００７】

【実施例】以下、本発明の一実施例を図により説明する
。図１は、パリティ検査回路及びＥＣＣ回路をともに具
備した制御記憶装置及びその周辺制御装置を表すブロッ
ク図であり、図２は１ビット障害の際のメモリ読出しデ
ータであるマイクロ命令の実行凍結及び解除（再実行）
を行うための回路図であり、図３は障害発生時のメモリ
回復処理を類別するためのブロック図である。

【０００８】図１において、アドレスレジスタ１（ＣＳ
ＡＲ）により示されたアドレスに従い読出された制御記
憶２（以下、ＣＳと略す）の読出しデータは、データレ
ジスタ３（ＣＳＤＲ）に格納されたのち、中継レジスタ
４を経てデコーダ８を介して演算装置を制御する。本実
施例におけるＣＳ制御装置は、読出しデータの障害検出
用回路としてパリティ検査回路５及びＥＣＣ回路６を持
ち、メモリの再ロード及びリード用専用パスを持つ制御
ユニット１６を介してマスタファイル１７よりメモリの
再ロードを行うことが出来るが、前述したようにメモリ
のアクセスタイムに対してＥＣＣ回路での障害検出や障
害ビットの訂正に要する時間が大きいために、毎読出し
サイクルＥＣＣ回路を用いて訂正した後のデータをＣＳ
ＤＲに読出すことは処理性能の低下を招き、従来、ＣＳ
読出しデータの障害を検出した場合中継レジスタ以降の
更新を障害検出時に抑止し、障害を含むマイクロ命令の
実行を凍結しておいて、この間に制御ユニット１６によ
ってマスタファイル１７よりメモリの再ロード、再読出
しによって中継レジスタを更新し障害訂正を行った後に
再実行する方式が多く採用されている。しかしマシンサ
イクル時間の短縮にともないＥＣＣの障害検出では上記
の様な実行制御信号の凍結も困難であり、障害を含むマ
イクロ命令が実行されてしまうと実行済マイクロ命令に
よって更新されたレジスタ等の回復処理が必要となり既
処理を行う際に発生し得る再実行失敗が無視出来ない。 本実施例の制御記憶制御装置はパリティ検査回路によっ
て１ビット障害の検出及び実行の凍結を制御信号１４に
よってＥＣＣ回路より高速に行い、さらにメモリ内に障
害報告専用ビット１１を持ち制御信号１５を用いて固定
障害を含むメモリ障害に対する再実行成功率の向上を実
現するものである。

【０００９】以下にメモリ内障害報告専用ビットの効果
及び本実施例における障害回復処理について説明する。

【００１０】本実施例において検出可能な障害を細分化
すると以下の５つに分類することが出来る。

【００１１】（１）１ビット一時的障害（２）１ビット
固定障害 （３）２ビット一時的障害 （４）２ビット障害でうち１ビットが一時的障害で他の
１ビットが固定障害 （５）２ビット固定障害 尚、自明ではあるが奇数ビットマルチビット障害や、Ｅ
ＣＣ検査ビット９の種類によりマルチビットバースト障
害の検出も可能であり、メモリの再ロードにより上記５
ケースに帰属可能な場合はその障害回復が可能となる。

【００１２】まず（１）又は（２）の１ビット障害ケー
スであるが、これはパリティ（パリティビット１０）検
査回路によって実行を凍結しメモリの再ロードを行った
後実行を再開するものであり、数回の再ロード後も再び
障害を検出し障害が（２）の固定障害と判定された場合
、次再ロード時にメモリ内の障害報告用専用ビットを反
転して（０がデフォルトであれば１とする。本実施例も
これに従う。）再ロードする。ここで図２は障害検出時
の実行凍結用信号及び実行再開のための凍結解除信号を
生成するための回路図であり、２３、２４はＯＲゲート
２５はＡＮＤゲートを表し、パリティエラー検出信号１
４とメモリ内障害報告専用信号１５のＯＲ条件により、
マイクロ命令実行制御信号を凍結する障害報告用制御信
号２０を送出するのに対して、ＥＣＣ回路によって検出
された１ビット又は２ビット障害の報告信号１３はその
検出に数マシンサイクルを必要とするため、障害発生報
告信号２１のみを送出するが、本信号の場合既実行マイ
クロ命令によって実行されたレジスタ等の回復処理が必
要であり、一時的障害はメモリの再ロードによって回復
され障害報告はなくなり実行が再開されるが、固定障害
ケースは、メモリ内の１ビット固定障害の指摘及び訂正
に成功した事を報告する信号１２によって実行凍結報告
信号を解除する信号２２を生成し、本信号によりマイク
ロ命令の実行を再開する。メモリ障害が１ビット固定障
害と判定された場合は、次実行時以降は再ロード処理を
中止して読出しデータをＥＣＣ回路にて訂正する。 この場合メモリ内障害報告専用ビットにより障害を含む
マイクロ命令の実行が信号２０により凍結されているた
め、ＥＣＣ回路と読出しデータ反転回路７により障害デ
ータを訂正してＣＳＤＲ３か又は中継レジスタ４に回復
した後（図１）、凍結を解除することによって再実行が
保障可能となる。

【００１３】（３）又は（４）又は（５）の２ビット障
害ケースでは、最初の障害検出はＥＣＣ回路により制御
信号１３によってマイクロ命令の実行を凍結せしめるを
得ないが、（４）ケースのように固定障害を含む場合は
障害報告専用ビットによって再実行成功率を上げること
が可能であり、本ケースの場合、メモリの再ロードによ
り（２）ケースに帰属する。

【００１４】特に、最初に（２）ケースとして１ビット
固定障害を検出しメモリ内障害報告ビットが１となって
いる場合において、さらに同一アドレスに対するメモリ
障害が重なり２ビット障害となったケースにおいては、
その検出及び実行の凍結は障害報告専用ビットにより既
に行われているため、重なった障害が一時的障害であれ
ばメモリの再ロードを行うのみでよく、メモリ再ロード
の条件としては（２）ケースによるメモリ再ロード中止
の条件を障害報告専用ビットが１の場合とＥＣＣ回路に
より１ビットの障害ビット指摘が成功した場合のＡＮＤ
条件で行うと限定すればよく、この条件により複数の一
時的障害が既に検出されている１ビット固定障害と重な
った場合は、障害ビット数に関係なくメモリの再ロード
による回復が可能であり（２）ケースに帰属する。障害
報告専用ビットが１でかつ数度再ロードを行ってもＥＣ
Ｃ回路による障害ビット指摘に失敗する場合は（５）ケ
ースに帰属され、２ビット固定障害と判定された時点で
その回復は通常ＥＣＣ回路においても不可能である。

【００１５】図３は上記障害回復処理を実現する上で、
障害パターン類別のための一実施例を示すブロック図で
あり、パリティ検査回路５による障害検出信号１４及び
メモリ内障害報告専用ビット１１による障害報告信号１
５をデコーダ４０を介して分類し、さらにＥＣＣ回路６
によって１ビット固定障害の訂正に成功した事を報告す
る信号１２及び障害訂正失敗を報告する信号３６により
細分される。図３を用いて障害検出時のメモリ回復処理
に関して一例を説明する。

【００１６】１ビット一時的障害は信号３１で報告され
、メモリの再ロードにより障害回復を行った後、信号３
０により通常のマイクロ命令動作として再実行可能とな
る。

【００１７】１ビット固定障害ケースはメモリ内障害報
告専用ビットによる障害報告信号１５及びパリティ検査
回路より報告される信号１４がともに報告され、１ビッ
ト固定障害検出信号３５が生成された後ＥＣＣ回路より
既１ビット固定障害が正しく訂正出来たことを信号１２
により報告された時点で、信号３３によりメモリの再ロ
ードなしに図２の信号２２で示すマイクロ命令実行凍結
解除信号により実行を再開する。２ビット障害で１ビッ
トが既に検出された固定障害で１ビットが一時的障害で
ある場合は、パリティ検査回路では検出出来ず信号３２
により報告されるが、本実施例においては前述のように
既１ビット固定障害にさらに一時的障害が重なった場合
、そのビット数に関係なくＥＣＣ回路による１ビット障
害訂正失敗を報告する信号３６を用い、メモリ内障害報
告専用ビットより報告される信号１６とのＡＮＤ条件で
ある信号３４によってメモリ再ロード要求を行い、再ロ
ード後１ビット固定障害へ帰属された後信号３３により
再実行可能となる。信号３６はＥＣＣ回路による障害検
出が出来なかった障害パターンを含み、再ロード後も１
ビット固定障害ケースに帰属出来ない場合は既１ビット
固定障害以外にさらに１ビット以上の固定障害をメモリ
内に持って２ビット以上の固定障害と判定される。

【００１８】メモリ内障害報告専用ビット自身に障害が
発生した場合は、本障害によりマイクロ命令が誤実行さ
れることはないため、再ロードやビットの多重化により
本障害を回避する事が可能である。またメモリの特性に
より２ビット一時的障害を発見した時点でメモリ内障害
報告信号を１とするなどして、メモリの障害頻度に最も
有効な凍結手段を行うことが重要となる。また、説明の
簡略化のためＥＣＣ検査ビット９とパリティビット１０
は別のものとして示したが、パリティ検査も可能なＥＣ
Ｃ符号も知られており、これを用いても同等の事が可能
である。

【００１９】

【発明の効果】本発明によれば、１ビット固定障害を検
出した同一アドレスに対しさらに１ビット又はそれ以上
の一時的障害が重なった場合において、メモリ内障害報
告専用ビットにより障害によるマイクロ命令の誤動作を
早期に凍結し、再実行の成功率が上がる、という効果が
あり、又、必要とするハードウェアも少なくて済み、メ
モリの特性に合わせて最も頻度の高い障害に対して本ビ
ットを設定する事により、マイクロ命令の誤動作を最小
限に抑えることができ、さらに固定障害が発生したアド
レスに対して障害報告専用ビットが｀１´となるため、
発生したアドレスの履歴が残りメモリの故障モードの解
析等に有効な情報を残すことができる。

【図面の簡単な説明】

【図１】パリティ検出回路及びＥＣＣ回路及びＲＡＭ内
障害報告専用ビットを持つ制御記憶制御装置の一例を示
すブロック図である。

【図２】マイクロ命令実行許可制御信号の凍結及び解除
を行う回路図である。

【図３】メモリ内障害回復方法の類別を行う一実施例を
示すブロック図である。

【符号の説明】

１…ＣＳアドレスレジスタ ２…ＣＳ（制御記憶） ３…ＣＳデータレジスタ ５…パリティ検査回路 ６…ＥＣＣ回路 ７…ＣＳ読出しデータ反転回路 ８…デコーダ ９〜１１…ＣＳ内の読出しデータ １２〜１５…制御信号 １６…ＣＳ再ロード制御ユニット １７…ＣＳデータマスタファイル ２０〜２２…制御信号 ２３〜２５…論理ゲート ３０〜３６…制御信号 ３７〜３８…論理ゲート ４０…デコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプログラム制御方式をとる情報処
   理装置において、マイクロプログラムが格納されている
   制御記憶の読出しエラーを検出する回路、その読出しエ
   ラーを訂正する回路、エラーが発生した制御記憶の内容
   を再ロードする事ができる機構を具備し、制御記憶にエ
   ラーが発生した事を示す専用のビットをあらかじめ持ち
   、既アドレスの読出しエラーが発生した際には、前記専
   用ビットにエラーが発生した事を示すデータを書込み、
   既エラー発生アドレスを再び読出す際は、前記専用ビッ
   トの出力にて、既マイクロ命令の実行を高速に凍結し、
   前記エラー回路によるエラー検出と合わせて、読出しエ
   ラーの特徴に応じ、障害の訂正を最適に行う事を特徴と
   する情報処理装置。