JPH05189324A

JPH05189324A - エラー制御方式及び方法

Info

Publication number: JPH05189324A
Application number: JP4005850A
Authority: JP
Inventors: Koji Takao; 耕司高尾; Nobuhiko Kuribayashi; 暢彦栗林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】ファーストフェッチアクセス実行の際にエラ
ーが検出された場合には、当該アクセス実行完了後に、
アドレス源は再度、同一アドレスに対しコレクトフェッ
チアクセスの要求を行い、またはコレクトフェッチアク
セスの実行の際に、エラーが検出された場合には当該ア
クセスの終了後に、同一アドレスに対しパトロールアク
セスを起動するエラー制御方式及び方法に関し、アクセ
ス実行時間を短縮化して高速に処理を行うことを目的と
する。【構成】一定単位時間内のエラーの発生回数が設定さ
れた閾回数を越えたことが検出された場合には、以後、
ファーストフェッチアクセスの要求をコレクトフェッチ
アクセスの要求に切り換えて実行し、またはパトロール
アクセスの起動回数が一定単位時間内に、設定した閾回
数を越える場合には、その起動の抑止を行うように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエラー検出方式及び方法
に係り、特に、アクセス源から、エラー訂正を行わない
ファーストフェッチアクセスの要求があり、当該ファー
ストフェッチアクセスの実行の際に、エラーが検出され
た場合には、ファーストフェッチアクセス実行後に、ア
ドレス源は再度、主記憶装置の同一アドレスに対しエラ
ー訂正を行うコレクトフェッチアクセスの要求を行い、
または、主記憶装置に対するアクセスを行うアクセス源
から、エラー訂正を行うコレクトフェッチアクセスの指
示があり、コレクトフェッチアクセス実行の際に、エラ
ーが検出された場合に、コレクトフェッチアクセスの終
了後に、エラーの発生したアドレスに対し部分的な書込
みを行うことによりエラーの訂正を行うパトロールアク
セスを起動するエラー制御方式及び方法に関する。

【０００２】

【従来の技術】従来、図１２に示すように、第１の従来
例として、主記憶装置１と、当該主記憶装置１に対する
アクセスを行う複数のアクセス源３₁〜３_nと、アクセ
ス源からのアクセスの要求に従い主記憶装置１に対する
アクセスの制御を行う記憶制御装置１１２とを有すると
ともに、前記主記憶装置１には、データの読出しの際
に、エラー訂正を行わないファーストフェッチアクセス
かエラー訂正を行うコレクトフェッチアクセスかによ
り、誤り訂正コードに基づきエラーの検出または訂正を
行い、その結果を当該データに付加するエラー検出訂正
部５を有し、記憶制御装置１１２には、アクセス源から
のアクセス要求が競合した場合に、アクセスの実行順位
の制御を行う優先順位制御部４と、主記憶装置１に対す
るデータの書込み（ストア）及び各アクセス源へのデー
タの転送（ロード）を行うデータロード・ストア部６と
を有し、前記アクセス源には、前記データロード・スト
ア部６により転送されたデータにエラーが検出された場
合に、ファーストフェッチアクセスの実行終了後に、再
度、主記憶装置の同一のアドレスに対しコレクトフェッ
チアクセスの要求を行うリトライ部７₁〜７_nを有する
ものである。

【０００３】第一の従来例にあっては、あるアクセス源
から主記憶装置（ＭＳＵ）に対し、シングルビットエラ
ー訂正サイクルを含まないフェッチアクセス（ファース
トフェッチアクセス）が要求（リクエスト）されると、
主記憶制御装置（ＭＣＵ）内で他のアクセス源との競合
等が前記優先順位制御部４により調整制御され、前記主
記憶装置１に対しリクエスト（FETCH GO) が発行され
る。リクエストを受けた主記憶装置１は、あるアクセス
タイムを経て、読み出されたデータが前記データロード
・ストア部６により、ファーストフェッチアクセスの発
行元であるアクセス源に送出されることになる。この
際、前記主記憶装置１から読み出されたデータ内に、前
記エラー検出訂正部５により１ビットエラーまたは多ビ
ットエラーを検出すると、前記記憶制御装置１１２を経
由して、読み出されたフェッチデータと同じタイミング
でファーストフェッチアクセスの発行元であるアクセス
源にエラー信号として報告されることになる。アクセス
源は、エラー検出信号を受け取ると、各アクセス源に設
けられたリトライ部７により、ファーストフェッチアク
セスによりアクセスの要求を行った主記憶装置の同一の
アドレスに対し、再度、エラー訂正サイクルを含むコレ
クトフェッチアクセスの要求を行うことになる。当該コ
レクトフェッチアクセスは、前記ファーストフェッチア
クセスと同様のシーケンスを経て（但し、主記憶装置内
のアクセスタイムがシングルビットエラー訂正サイクル
を含む為ファーストフェッチアクセス時のアクセクタイ
ムより１サイクル遅い）、コレクトフェッチアクセスの
発行元であるアクセス源にフェッチデータ並びにエラー
信号が報告される。

【０００４】一方、第二の従来例にあっては、図１３に
示すように、主記憶装置１と、主記憶装置１に対しアク
セスを行う複数のアクセス源３₁〜３_nと、アクセス源
からのアクセスの要求に従い主記憶装置１に対するアク
セスの制御を行う記憶制御装置１２２とを有するととも
に、前記主記憶装置１には、エラー訂正を行うコレクト
フェッチアクセスに対するデータの読出しの際に、誤り
訂正コードに基づきエラーの検出または訂正を行い、そ
の結果を当該データに付加するエラー検出訂正部５を有
し、記憶制御装置１２２には、アクセス源からのアクセ
スが競合した場合に、アクセスの実行順位の制御を行う
優先順位制御部４と、主記憶装置１に対するデータの書
込み（ストア）及び各アクセス源へのデータの転送（ロ
ード）を行うデータロード・ストア部６と、コレクトフ
ェッチアクセスがあった場合に、エラーが検出される
と、当該エラーの発生した主記憶装置のアドレスに対
し、コレクトフェッチアクセスの終了後に部分的な書込
みを行って、エラーの訂正を行うパトロールアクセス起
動部１１とを有するものである。第二の従来例にあって
は、第一の従来例の動作時において、コレクトフェッチ
アクセスの時にシングルビットエラーが検出されると、
前記パトロールアクセス起動部１１がパトロールアクセ
スを起動し、エラーの検出された主記憶装置１内のアド
レスにあるデータに対し、バイト単位で、部分的なスト
アアクセス（パーシャルアクセス）を行い、シングルビ
ットエラーが訂正されることになる。

【０００５】

【発明が解決しようとする課題】ところで、第一の従来
例にあっては、前記主記憶装置１内のデータにシングル
ビットエラーが多発する場合には、頻繁にファーストフ
ェッチアクセスからコレクトフェッチアクセスへの変換
が発生し、しかも、コレクトフェッチアクセスは、ファ
ーストフェッチアクセスが終了した後に再度、主記憶装
置の同一のアドレスに対し、コレクトフェッチアクセス
を行うため、アクセスタイムが非常に長くなってしまう
おそれがあるという問題点を有していた。また、第二の
従来例にあっても、主記憶装置内のデータがシングルビ
ットエラーを多発している場合には、従来方式による
と、頻繁にコレクトフェッチアクセスからパーシャルス
トアアクセスへの切換えが行われ、パーシャルストアア
クセスによりメモリバンクビジー時間が増加し、他処理
装置のアクセスタイムが非常に長くなるおそれがあると
いう問題点を有していた。

【０００６】そこで、第一及び第三の発明は、記憶制御
装置内に、アクセス源に報告する為のファーストフェッ
チアクセス時のエラー信号を用いて、当該エラー発生回
数を計数し、一定時間内に発生回数がある閾回数を越え
た場合に、それ以降の全フェッチアクセスをコレクトフ
ェッチアクセスに切り換えて、毎回シングルビットエラ
ーの訂正を行うようにして、高速にエラーの制御を行う
ことを目的としたものである。また、第二及び第四の発
明は、主記憶装置内に、アクセス源に報告するためのコ
レクトフェッチアクセス時のシングルビットのエラー信
号の回数、言い換えれば、パトロール起動回数を計数
し、一定単位時間内に、パトロール回数がある閾回数を
越えた場合に、それ以降のパトロールアクセスの起動、
すなわち、パーシャルストアアクセスの起動を停止する
ことにより、高速にエラーの制御を行うことを目的とし
たものである。

【０００７】

【課題を解決するための手段】以上の技術的課題を解決
するため、第一の発明は、図１に示すように、主記憶装
置１０と、当該主記憶装置１０に対するアクセスの要求
を行う複数のアクセス源３０₁〜３０_nと、アクセス源
からのアクセスの要求に従い主記憶装置１０に対するア
クセスの制御を行う記憶制御装置２０とを有するととも
に、前記主記憶装置１０には、データの読出しの際に、
エラー訂正を行わないファーストフェッチアクセスかエ
ラー訂正を行うコレクトフェッチアクセスかにより、誤
り訂正コードに基づきエラーの検出または訂正を行い、
その結果を当該データに付加するエラー検出訂正部５０
を有し、記憶制御装置２０には、アクセス源からのアク
セス要求が競合した場合に、アクセスの実行順位等の制
御を行う優先順位制御部４０と、主記憶装置１０に対す
るデータの書込み及び各アクセス源へのデータの転送を
行うデータロード・ストア部６０とを有し、前記アクセ
ス源には、前記データロード・ストア部６０により転送
されたデータにエラーが検出された場合に、ファースト
フェッチアクセスの実行終了後に、再度、主記憶装置の
同一のアドレスに対しコレクトフェッチアクセスの指示
を行うリトライ部７０₁〜７０_nを有するエラー制御方
式において、前記エラー検出訂正部５０により検出され
たエラーの一定単位時間あたりの発生回数を計数し、該
エラーの発生回数が設定された閾回数を越えるか否かの
検出を行うエラー回数計数部８０と、エラー回数計数部
により閾回数を越えたと判断された場合には、それ以降
のアクセス源からの主記憶装置１０に対するファースト
フェッチアクセスを、すべてコレクトフェッチアクセス
に切り換える切換え部９０とを設けたものである。

【０００８】一方、第二の発明は図２に示すように、主
記憶装置１０と、当該主記憶装置１０に対するアクセス
の要求を行う複数のアクセス源３０₁〜３０_nと、アク
セス源からのアクセスの要求に従い主記憶装置１０に対
するアクセスの制御を行う記憶制御装置２０とを有する
とともに、前記主記憶装置１０には、誤り訂正コードに
基づきエラーの検出または訂正を行い、その結果を当該
データに付加するエラー検出訂正部５０を有し、記憶制
御装置２０には、アクセス源からのアクセス要求が競合
した場合に、アクセスの実行順位等の制御を行う優先順
位制御部４０と、主記憶装置１０に対するデータの書込
み及び各アクセス源へのデータの転送を行うデータロー
ド・ストア部６０と、コレクトフェッチアクセスがあっ
た場合に、エラーが検出されると、コレクトフェッチア
クセスの終了後に、当該エラーの発生した主記憶装置の
アドレスに対し、部分的な書込みを行って、エラーの訂
正を行うパトロールアクセスの起動を行うパトロールア
クセス起動部１１０とを有するエラー制御方式におい
て、前記パトロールアクセス起動部１１０によるパトロ
ールアクセス起動の一定単位時間あたりの発生回数を計
数し、その発生回数が設定された閾回数を越えるか否か
を検出し、越えた場合には、それ以降のパトロールアク
セスの起動を抑止するパトロールアクセス抑止部１３０
を設けたものである。

【０００９】さらに、第三の発明は図３に示すように、
アクセス源からエラー訂正を行わないファーストフェッ
チアクセスの要求があり（Ｓ１）、当該ファーストフェ
ッチアクセスを実行し（Ｓ３）、その際にエラーが検出
された場合（Ｓ４）には、ファーストフェッチアクセス
実行完了後に、アドレス源は再度、主記憶装置の同一ア
ドレスに対しエラー訂正を行うコレクトフェッチアクセ
スの要求を行う（Ｓ５）エラー制御方法において、一定
単位時間内のエラーの発生回数が設定された閾回数を越
えたことが検出された場合には（Ｓ２）、以後、ファー
ストフェッチアクセスの要求を、エラーの訂正を行うコ
レクトフェッチアクセスの要求に切り換え（Ｓ６）、主
記憶装置に対し、コレクトフェッチアクセスを実行する
（Ｓ７）ものである。

【００１０】また、第四の発明は図４に示すように、ア
クセス源から、エラー訂正を求めるコレクトフェッチア
クセスの要求があり（Ｓ１１）、コレクトフェッチアク
セスを実行し（Ｓ１３）、その実行の際に、エラーが検
出された場合には（Ｓ１４）、コレクトフェッチアクセ
スの終了後に、エラーの発生したアドレスに対し、部分
的な書込みを行うことによりエラーの訂正を行うパトロ
ールアクセスを起動する（Ｓ１６）エラー制御方法にお
いて、前記パトロールアクセスの起動回数が一定単位時
間内に、設定した閾回数を越えることが検出された場合
（Ｓ１２）には、以後、前記パトロールアクセスの起動
の抑止を行う（Ｓ１５）ものである。

【００１１】

【作用】続いて、第一及び第三の発明の動作について説
明する。ステップＳ１で、前記アクセス源３０₁〜３０
_nから主記憶装置１０に対し、ファーストフェッチアク
セスの要求があると、前記優先順位制御部４０により、
他のアクセス源からのアクセスとの競合の制御が行わ
れ、前記主記憶装置１０に対し、ファーストフェッチア
クセスの要求がなされることになる。その際、ステップ
Ｓ２で前記エラー回数計数部８０により、一定単位時間
内に前記主記憶装置１０内に、設定された閾回数以上の
エラーが発生したことを計数し、閾回数以下のエラーの
発生の場合には、ステップＳ３に進み、ファーストフェ
ッチアクセスが実行され、実行の際に前記エラー検出訂
正部５０によりエラーが検出された場合には、ステップ
Ｓ５に進み、前記アクセス源に前記データロード・スト
ア部６０によりデータとともにエラー信号が送出され、
前記リトライ部７０₁〜７０_nにより、再度、主記憶装
置１の同一のアドレスに対し、コレクトフェッチアクセ
スの要求が行われることになる。尚、エラーが検出され
ない場合には、リトライ動作は行われない。一方、ステ
ップＳ２で、前記エラー回数計数部８０により、一定単
位時間内に設定された閾回数以上のエラーが発生したこ
とを計数した場合には、ステップＳ６に進み、前記切換
え部９０に対し、以後のファーストフェッチアクセス要
求をコレクトフェッチアクセス要求に切換え、ファース
トフェッチアクセス要求を実行することなく、コレクト
フェッチアクセスがステップＳ７で実行されることにな
る。

【００１２】次に、第二及び第四の発明の動作について
説明する。ステップＳ１１で、アクセス源から、エラー
が検出された場合にエラーの訂正を行うコレクトフェッ
チアクセスの要求があると、ステップＳ１２で前記パト
ロールアクセス抑止部１３は一定単位時間内のパトロー
ルアクセス起動回数が閾回数よりも多いか少ないかを判
断し、閾回数よりも少ない回数の起動の場合には、ステ
ップＳ１３に進み、当該コレクトフェッチアクセスを実
行する。その実行の際に、ステップＳ１４で前記エラー
検出訂正部５０によりエラーが検出された場合には、ス
テップＳ１６に進み、パトロールアクセス起動部１１０
は当該エラー信号を受けて、前記コレクトフェッチアク
セスの実行後に、パトロールアクセスを起動することに
なる。

【００１３】

【実施例】本発明の実施例について説明する。図５に本
発明の実施例に係るブロック図を示す。同図に示すよう
に、本実施例は大きくは、主記憶装置１と、当該主記憶
装置１に対するアクセス要求を行う複数のアクセス源３
₁〜３_nである処理装置またはＣＰＵと、アクセス源か
らのアクセスの指示に従い主記憶装置１に対するアクセ
スの制御を行う記憶制御装置１２とを有する。前記主記
憶装置１には、データのアクセスの際に、エラー訂正を
行わないファーストフェッチアクセスかエラー訂正を行
うコレクトフェッチアクセスかにより、誤り訂正コード
に基づきエラーの検出または訂正を行い、その結果を当
該データに付加するエラー検出訂正部５を有する。ま
た、記憶制御装置１２には、アクセス源からのアクセス
要求が競合した場合に、アクセスの実行順位の制御を行
う優先順位制御部４と、主記憶装置１に対するデータの
ストア及び各アクセス源へのデータのロードを行うデー
タロード・ストア部６と、前記エラー検出訂正部５によ
り検出されたエラーの一定単位時間あたりの発生回数を
計数し、該エラーの発生回数が設定された閾回数を越え
るか否かの検出を行うエラー回数計数部８と、エラー回
数計数部により閾回数を越えたと判断された場合には、
それ以降のアクセス源からの主記憶装置１に対するファ
ーストフェッチアクセスの要求を、すべてコレクトフェ
ッチアクセスの要求に切り換える切換え部９と、コレク
トフェッチアクセスがあった場合に、エラーが検出され
ると、当該エラーの発生した主記憶装置のアドレスに対
し、コレクトフェッチアクセスの終了後に、部分的な書
込みを行って、エラーの訂正を行うパトロールアクセス
起動部１１と、前記パトロールアクセス起動部１１によ
るパトロールアクセスの一定単位時間あたりの発生回数
を計数し、該起動の発生回数が設定された閾回数を越え
るか否かを検出し、越えた場合には、それ以降のパトロ
ールアクセスの起動を抑止するパトロールアクセス抑止
部１３とを有するものである。

【００１４】さらに、前記アクセス源には、前記データ
ロード・ストア部６により転送されたデータにエラーが
検出されたことを示すエラー信号を受けた場合に、ファ
ーストフェッチアクセスの実行終了後に、再度、主記憶
装置の同一のアドレスに対しコレクトフェッチアクセス
の要求を行うリトライ部７₁〜７_nを有するものであ
る。

【００１５】また、前記優先順位制御部４は同図に示す
ように、主記憶装置（ＭＳＵ）１と記憶制御装置１２の
間のオペコード及びアドレスに関する処理の速度の調整
等を行うＭＳＵアドレスインタフェース部４３と、主記
憶装置１に対する種々のアクセスを実行順に待機させる
アクセスパイプライン部４１と、各アクセス源からのア
クセスの競合の調整制御を行うプライオリティ部４２と
を有するものである。さらに、前記データロード・スト
ア部６は同図に示すように、アクセス源からのストアア
クセスの要求の際に、主記憶装置にデータを書き込む
（ストア）データストア部６１と、主記憶装置１から読
み出されたデータを該当するアクセス源に対し、転送を
行うデータロード部６２とを有するものである。

【００１６】続いて、図６には、実施例に係るエラー回
数計数部８を示すものであり、同図に示すように、本エ
ラー回数計数部８は、設定されたエラー回数の閾回数を
保持する閾回数レジスタ８４と、主記憶装置１のエラー
検出訂正部５によりエラーが検出される毎に、“１”ず
つを加算し、リセット信号があった場合には、加算の結
果を初期値である“０”の初期値に戻すエラー回数カウ
ンタ８２と、エラー回数カウンタ８２のカウント結果と
前記閾回数との比較を行い、加算結果が閾回数よりも小
さい限り、“０”信号を出力し、加算結果が閾回数以上
になると“１”信号を出力する比較器８３と、一定単位
時間を計測するために、設定されたカウント数から所定
のクロック信号があるたびに、“１”ずつ減算し、カウ
ント結果か“０”になった場合にのみ、“１”信号を出
力してカウント値を初期値に戻すとともに、同時に前記
エラーカウンタ８２に対し加算結果を初期値に戻すリセ
ット信号を出力するタイムカウンタ８１と、前記比較器
８３の出力信号と、前記タイムカウンタ８１の論理積を
とるＡＮＤ素子８５と、ＡＮＤ素子８５から“１”信号
があった場合に当該“１”信号をオペコード変換信号と
して保持するラッチ部８６とを有するものである。

【００１７】さらに、図７には、実施例に係るパトロー
ル抑止部１３を示すものである。パトロール抑止部１３
は、同図に示すように、設定されたパトロール起動回数
の閾回数を保持する閾回数レジスタ１３４と、前記パト
ロールアクセス起動部１１によりパトロールアクセスが
起動される毎に“１”ずつを加算し、リセット信号があ
った場合には、加算の結果を初期値である“０”の初期
値に戻す回数カウンタ１３２と、回数カウンタ１３２の
カウント結果と前記閾回数との比較を行い、加算結果が
閾回数よりも小さい限り、“０”信号を出力し、加算結
果が閾回数以上になると“１”信号を出力する比較器１
３３と、一定単位時間を計測するために、設定されたカ
ウント数から所定のクロック信号があるたびに、“１”
ずつ減算し、カウント結果か“０”になった場合にの
み、“１”信号を出力してカウント値を初期値に戻すと
ともに、前記回数カウンタ１３２に対し加算結果を初期
値に戻すリセット信号を出力するタイムカウンタ１３１
と、前記比較器１３３の出力信号と、前記タイムカウン
タ１３１の論理積をとるＡＮＤ素子１３５と、ＡＮＤ素
子１３５から“１”信号があった場合に当該“１”信号
をパトロール抑止信号として保持するラッチ部１３６と
を有するものである。

【００１８】次に、前記切り換え部９を図８に示す。切
換え部９は同図に示すように、前記アクセス源３₁〜３
_nのｎ個の各アクセス源に対応して、前記エラー回数計
数部８からのオペコード変換信号及び8 バイトファース
トフェッチ信号（8 バイト単位でデータの読出しを行わ
せる信号）の論理積をとるＡＮＤ素子９１_j（ｊ＝１，
２，…ｎ）と、当該ＡＮＤ素子９１_jの出力信号とパ
ーシャルストア信号と8 バイトコレクトフェッチ信号と
の論理和をとるＯＲ素子９２_jと、パーシャルストア信
号と8 バイトストア信号との論理和をとるＯＲ素子９３
_jとを有するものである。ここで、ＯＲ素子９２_jの出
力線をａ₀とし、ＯＲ素子９３の出力線をａ₁とする
と、例えば、“ａ₁ａ₀”が“００”の場合は8 バイト
ファーストフェッチアクセスのオペコードを示し、“０
１”の場合は8 バイトストアアクセスのオペコードを示
し、“１０”の場合は8 バイトコレクトフェッチアクセ
スのオペコードを示し、“１１”の場合はパーシャルス
トアアクセスのオペコードを示すものである。

【００１９】続いて、本実施例の動作について説明す
る。先ず、第一の実施例の動作について説明する。アク
セス源３₁〜３_nの１つから，主記憶装置１に対するフ
ァーストフェッチアクセス（バリッド、オペコード、ア
ドレスからなる）の要求があると、前記優先順位制御部
４の前記プライオリティ部４２により他のアクセス源か
らのアクセス要求との競合の調整の制御がされ、前記主
記憶装置１に対するアクセスが実行されることになる。
そのファーストフェッチアクセスの要求があった後、前
記エラー回数計数部８のエラーカウンタ８２により、フ
ァーストフェッチアクセスの実行の際に、前記主記憶装
置１の前記エラー検出訂正部５により検出さた１ビット
エラーもしくは多ビットエラーを検出するとエラー検出
信号がデータに付加されて出力され、当該エラー検出信
号はアクセス元のアクセス源に送出されるとともに、前
記エラー回数計数部８に入力することになる。当該エラ
ー回数計数部８のエラーカウンタ８２にエラー検出信号
が入力する度に、カウント値を“１”ずつ加算（インク
リメント）し、同時に、タイムカウンタ８１は一定のカ
ウント値から、所定のクロック信号がある度に、カウン
ト値を減算（デクリメント）する。エラーカウンタ８２
のカウンタ値が設定された閾回数に達しない限りは、前
記比較器８３からは“０”信号が出力され、タイムカウ
ンタ８１からは、カウンタ値が“０”に達しない限り
は、“１”信号が出力されることになる。したがって、
前記タイムカウンタ８１の出力信号が“１”の間に前記
エラーカウンタ８２のカウンタ値が前記閾値に達した場
合には、比較器８３から“１”信号が出力され、ＡＮＤ
素子８５から“１”信号が出力され、前記ラッチ部８６
に“１”信号が保持されオペコード変換信号として、前
記切換え部９に出力されることになる。これ以降は、切
換え部９に前記ラッチ部８６に保持されている当該オペ
コード変換信号“１”が常に入力することになる。した
がって、アクセス源からのアクセスが8 バイトフェッチ
アクセス信号“１”である場合には、当該切換え部９の
ＡＮＤ素子９１からの出力信号“１”が出力され、ＯＲ
素子９２から“１”信号がａ₁データとして出力される
ことになる。また、前記ＯＲ素子９３からの出力信号
は、前記8 バイトストア信号及びパーシャルストア信号
が“０”であるため、“０”であり、“０”信号がａ₀
データとして出力されることになる。したがって、“ａ
₁ａ₀”は“１０”であって、上述したように、8 バイ
トコレクトフェッチアクセスのオペコードを示すもので
ある。したがって、ファーストフェッチアクセスのオペ
コードがコレクトフェッチアクセスのオペコードに変換
され、主記憶装置１に対し、コレクトフェッチアクセス
（バリッド、オペコード、アドレスからなる）が行われ
ることになる。図９には前記エラー回数計数部８のタイ
ムチャートを示す。ここで、“ｎ”は一定単位時間に相
当する所定のクロック信号の数であり、“ｍ”はエラー
カウンタ８２の累積されたカウンタ値を示す。“ｉ”は
設定された閾回数を示すものであり、ｍ≧ｉの場合にオ
ペコード変換信号が出力されることになる。

【００２０】続いて、第二の実施例の動作について説明
する。アクセス源である処理装置またはＣＰＵから、前
記主記憶装置１に対するコレクトフェッチアクセスの要
求があると、前記プライオリティ部４２で他のアクセス
要求との競合の調整が行われ、アクセスパイプライン部
４１及び前記インタフェース４３を介して、前記主記憶
装置１に対し、コレクトフェッチアクセスが行われるこ
とになる。その読出しの際に、前記エラー検出訂正部５
によりエラーが検出されると、コレクトフェッチアクセ
スであるため、そのエラーの訂正が行われ、前記データ
ロード部６２から、アクセス発行元のアクセス源に訂正
されたデータ及びエラー信号が転送されることになる。
前記コレクトフェッチアクセスの実行が終了し、データ
がアクセス発行元のアクセス源に送出されると、そのデ
ータの送出と同時に送出されたエラー信号により前記パ
トロールアクセス起動部１１が起動され、コレクトフェ
ッチアクセス時にエラーの検出されたデータに対し、パ
ーシャルストアアクセスを行うことになる。パーシャル
ストアアクセスは、エラーの発生したビット部分のバイ
トマークを無効にし、他のバイトマークを有効にし、か
つ前記データストア部に対し、すべてのバイトマークを
無効にし、訂正されたデータと読出したデータとを併合
して前記主記憶装置１に書き込むことになる。その際、
図７に示されたパトロール抑止部１３が、パトロールア
クセス起動部１１によりパトロールアクセスを起動する
たびに発行されるパトロール起動信号を受けると、その
度に、カウント値を“１”ずつ加算（インクリメント）
し、同時に、タイムカウンタ１３１は一定のカウント値
から、所定のクロック信号がある度に、カウント値を減
算（デクリメント）する。回数カウンタ１３２のカウン
タ値が設定された閾回数に達しない限りは、前記比較器
１３３からは“０”信号が出力され、タイムカウンタ１
３１からは、カウンタ値が“０”に達しない限りは、
“１”信号が出力されることになる。したがって、前記
タイムカウンタ１３１の出力信号が“１”の間に前記回
数カウンタ１３２のカウンタ値が前記閾値に達した場合
には、比較器１３３から“１”信号が出力され、ＡＮＤ
素子１３５から“１”信号が出力され、前記ラッチ部１
３６に“１”信号が保持されパトロール抑止信号とし
て、前記パトロールアクセス起動部１１に送出されるこ
とになる。これ以降は、パトロールアスセス起動部１１
に前記ラッチ部１３６に保持されているパトロール抑止
信号“１”が常に入力し、エラーが検出されても、コレ
クトフェッチアクセスの実行後にパトロールアクセスが
起動されることはない。図１０にはパトロール抑止部１
３のタイムチャートを示す。

【００２１】続いて、第三及び第四の実施例について説
明する。以上説明した第一の実施例及び第二の実施例に
あっては、エラー回数計数部８及びパトロール抑止部１
３はハードタイマ等のハードウエアにより構成したが、
本（第三及び第四の）実施例にあっては、ＳＶＰ（Serv
ice Processor 、そのプログラムをも含む）２３を用い
て実現したものである。図１１は、第三及び第四の実施
例に係る全体ブロック図を示すものであり、本実施例に
あっては、主記憶装置１と、記憶制御装置２２と、ＳＶ
Ｐ２３と、アクセス源３₁〜３_nとを有するものであ
る。記憶制御装置２２は第一及び第二の実施例に係る記
憶制御装置１２と異なり、本記憶制御装置１２内には前
記エラー回数計数部８及びパトロール抑止部１３の全体
は設けられておらず、エラー回数計数部及びパトロール
抑止部の大部分（ラッチ部等の一部は記憶制御装置２２
内に設けられている）はＳＶＰ２３により実現されてい
るものである。第三の実施例に係るエラー回数計数部１
８及び第四の実施例に係るパトロール起動抑止部１１３
をＳＶＰを用いて機能的に示したものである。エラー回
数計数部１８は、同図に示すように、機能的には、主記
憶装置１のエラー検出訂正部５によりエラーが検出され
る度に、そのエラー検出時刻を決定するエラー検出時刻
決定部１８１と、当該エラー検出時刻を格納するメモリ
領域１８２と、当該メモリ１８２に格納された検出時刻
に基づいて、一定単位時間内に発生したエラー回数を演
算により求めるエラー回数演算部１８３と、当該演算部
１８３により求められたエラー回数と予め設定された閾
回数とを比較し、当該エラー回数が設定された閾回数よ
りも多い場合には、“１”信号を出力する比較部１８４
と、当該“１”信号を保持するラッチ部１８５とを有す
るものである。エラー回数が閾回数以上になった場合の
動作は前述した第一の実施例の場合と同様である。

【００２２】続いて、第四の実施例に係るパトロール抑
止部１１３は、同図に示すように、機能的には、前記パ
トロールアクセス起動部１１により、パトロールアクセ
スの起動がある度に、そのパトロール起動時刻を決定す
るパトロール起動時刻決定部１１３１と、当該パトロー
ル起動時刻を格納するメモリ領域１１３２と、当該メモ
リ領域１１３２に格納された起動時刻に基づいて、一定
単位時間内に発生したポトロールアクセス起動回数を演
算により求める起動回数演算部１１３３と、当該演算部
１１３３により求められた起動回数と予め設定された閾
回数とを比較し、起動回数が設定された閾回数よりも多
い場合には、“１”信号を出力する比較部１１３４と、
当該“１”信号を保持するラッチ部１１３５とを有する
ものである。尚、パトロール起動回数が閾回数以上にな
った場合の動作は前述した第二の実施例の場合と同様で
ある。

【００２３】

【発明の効果】以上説明したように、第一及び第三の発
明にあっては、エラー回数計数部を設けること等によ
り、主記憶装置内の障害が多発した場合には、ファース
トフェッチアクセスの動作終了後に、再度、同一のアド
レスに対し、エラーの訂正を行うコレクトフェッチアク
セスを実行するという動作をなくし、ファーストフェッ
チアクセスの要求がアクセス源からあった際には、常に
コレクトフェッチアクセスに切換えるようにして、再度
コレクトフェッチアクセスを行うまでの時間の短縮化を
実現し、高速に処理を行うことができることになる。ま
た、第二及び第四の発明にあっては、パトロール抑止部
を設けること等により、パトロールアクセスの起動が多
発した場合には、コレクトフェッチアクセスの実行の際
にエラーが検出されると、当該コレクトフェッチアクセ
スの実行後に起動されるパーシャルストアアクセスを抑
止することにより、アクセスの実行時間の短縮化を実現
し、高速に処理を行うことができることになる。

【図面の簡単な説明】

【図１】第一の発明の原理ブロック図

【図２】第二の発明の原理ブロック図

【図３】第三の発明の原理流れ図

【図４】第四の発明の原理流れ図

【図５】第一及び第二の実施例に掛かるブロック図

【図６】第一の実施例に係るエラー回数計数部を示す回
路図

【図７】第二の実施例に係るパトロール抑止部を示す回
路図

【図８】実施例に係る切換え部を示す回路図

【図９】第一の実施例に係るエラー計数部のタイムチャ
ート

【図１０】第二の実施例に係るパトロール抑止部のタイ
ムチャート

【図１１】第三及び第四の実施例に係るブロック図

【図１２】第一の従来例に係るブロック図

【図１３】第二の従来例に係るブロック図

【符号の説明】

１０，１主記憶装置２０，１２０，１２，２２記憶制御装置３０₁〜３０_n，３₁〜３_n アクセス源４０，４優先順位制御部５０，５エラー検出訂正部６０，６データロード・ストア部７０₁〜７０_n，７₁〜７_n リトライ部８０，８エラー回数計数部１１０，１１パトロールアクセス起動部１３０，１３パトロール抑止部

Claims

【特許請求の範囲】

【請求項１】主記憶装置（１０）と、当該主記憶装置
（１０）に対するアクセスの要求を行う複数のアクセス
源（３０₁〜３０_n）と、アクセス源からのアクセスの
要求に従い主記憶装置（１０）に対するアクセスの制御
を行う記憶制御装置（２０）とを有するとともに、前記
主記憶装置（１０）には、データの読出しの際に、エラ
ー訂正を行わないファーストフェッチアクセスかエラー
訂正を行うコレクトフェッチアクセスかにより、誤り訂
正コードに基づきエラーの検出または訂正を行い、その
結果を当該データに付加するエラー検出訂正部（５０）
を有し、記憶制御装置（２０）には、アクセス源からの
アクセス要求が競合した場合に、アクセスの実行順位等
の制御を行う優先順位制御部（４０）と、主記憶装置
（１０）に対するデータの書込み及び各アクセス源への
データの転送を行うデータロード・ストア部（６０）と
を有し、前記アクセス源には、前記データロード・スト
ア部（６０）により転送されたデータにエラーが検出さ
れた場合に、ファーストフェッチアクセスの実行終了後
に、再度、主記憶装置の同一のアドレスに対しコレクト
フェッチアクセスの指示を行うリトライ部（７０₁〜７
０_n）を有するエラー制御方式において、前記エラー検出訂正部（５０）により検出されたエラー
の一定単位時間あたりの発生回数を計数し、該エラーの
発生回数が設定された閾回数を越えるか否かの検出を行
うエラー回数計数部（８０）と、エラー回数計数部により閾回数を越えたと判断された場
合には、それ以降のアクセス源からの主記憶装置（１
０）に対するファーストフェッチアクセスを、すべてコ
レクトフェッチアクセスに切り換える切換え部（９０）
とを設けたことを特徴とするエラー制御方式。
【請求項２】主記憶装置（１０）と、当該主記憶装置
（１０）に対するアクセスの要求を行う複数のアクセス
源（３０₁〜３０_n）と、アクセス源からのアクセスの
要求に従い主記憶装置（１０）に対するアクセスの制御
を行う記憶制御装置（１２０）とを有するとともに、前
記主記憶装置（１０）には、誤り訂正コードに基づきエ
ラーの検出または訂正を行い、その結果を当該データに
付加するエラー検出訂正部（５０）を有し、記憶制御装
置（１２０）には、アクセス源からのアクセス要求が競
合した場合に、アクセスの実行順位等の制御を行う優先
順位制御部（４０）と、主記憶装置（１０）に対するデ
ータの書込み及び各アクセス源へのデータの転送を行う
データロード・ストア部（６０）と、コレクトフェッチ
アクセスがあった場合に、エラーが検出されると、コレ
クトフェッチアクセスの終了後に、当該エラーの発生し
た主記憶装置のアドレスに対し、部分的な書込みを行っ
て、エラーの訂正を行うパトロールアクセスの起動を行
うパトロールアクセス起動部（１１０）とを有するエラ
ー制御方式において、前記パトロールアクセス起動部（１１０）によるパトロ
ールアクセス起動の一定単位時間あたりの発生回数を計
数し、その発生回数が設定された閾回数を越えるか否か
を検出し、越えた場合には、それ以降のパトロールアク
セスの起動を抑止するパトロールアクセス抑止部（１３
０）を設けたことを特徴とするエラー制御方式。
【請求項３】アクセス源からエラー訂正を行わないファ
ーストフェッチアクセスの要求があり（Ｓ１）、当該フ
ァーストフェッチアクセスを実行し（Ｓ３）、その際に
エラーが検出された場合（Ｓ４）には、ファーストフェ
ッチアクセス実行完了後に、アドレス源は再度、主記憶
装置の同一アドレスに対しエラー訂正を行うコレクトフ
ェッチアクセスの要求を行う（Ｓ５）エラー制御方法に
おいて、一定単位時間内のエラーの発生回数が設定された閾回数
を越えたことが検出された場合には（Ｓ２）、以後、ファーストフェッチアクセスの要求を、エラーの
訂正を行うコレクトフェッチアクセスの要求に切り換え
（Ｓ６）、主記憶装置に対し、コレクトフェッチアクセスを実行す
る（Ｓ７）ことを特徴とするエラー制御方法。
【請求項４】アクセス源から、エラー訂正を求めるコレ
クトフェッチアクセスの要求があり（Ｓ１１）、コレク
トフェッチアクセスを実行し（Ｓ１３）、その実行の際
に、エラーが検出された場合には（Ｓ１４）、コレクト
フェッチアクセスの終了後に、エラーの発生したアドレ
スに対し、部分的な書込みを行うことによりエラーの訂
正を行うパトロールアクセスを起動する（Ｓ１６）エラ
ー制御方法において、前記パトロールアクセスの起動回数が一定単位時間内
に、設定した閾回数を越えることが検出された場合（Ｓ
１２）には、以後、前記パトロールアクセスの起動の抑止を行う（Ｓ
１５）ことを特徴とするエラー制御方法。