JPS5835284B2 - デ−タバスチェック方式 - Google Patents

Description

【発明の詳細な説明】 本発明はデータバスチェック方式に関するものである。

従来のデータバスチェック方式は、例えばストアード方
式シーケンサの入出力データパス構成部分を例にとれば
、第１図に示すような構成により行なわれていた。

同図に於いて、ＩＢＳＵは内部テ゛−タバス、ＩＮＴは
入出力インターフェイス部、５ＢＵＳは入出力信号デー
タバス、ＩＣＤは入力カード、ＯＣＤは出力カード、Ｉ
ＬＣは入力信号レベル変換回路、ＩＢＦは入力信号バッ
ファレジスタ、ＰＧはパリティジェネレータ、ＯＬＣは
出力信号レベル変換回路、ＯＢＦは出力信号バッファレ
ジスタ、ＰＣＩ、ＰＧ２はパリティ升ツカ−１ＤＥＴは
異常処理回路、０１〜Ｇ１０はアンドゲート、ＧＡＴＥ
はゲト回路、ＩＮは入力端子、ＯＵＴは出力端子である
。

以下同図に基づいて従来のデータバスチェック方式の動
作とその欠点を述べる。

信号出力時、共通回路部（図示せず）に接続された内部
データバスＩＢＵＳ上のデータ及びそのパリティピッ）
Ｐ、Ｂ、は、書込み信号ＷＴで開かれるアンドゲートＧ
１ 、Ｇ２によりそれぞれ入力信号データバス５ＢＵＳ
に出力される。

出力カードＯＣＤの出力信号バッファレジスタＯＢＦは
、カードセレクト信号Ｃ８ｎ、クロック信号ＣＫ及び書
込み信号ＷＴのアンド条件成立によりアンドゲートＧ３
から送出されるセット信号を受けると、前記入出力信号
データバス５ＢＵＳ上のデータとそのパリティビットを
取込み、データのみを出力信号レベル変換回路ＯＬＣを
介して出力端弔１汀に送出すると共に、データとそのパ
リティビットをパリティチェッカーＰＣＩに送出する。

パリティチェッカーＰＣＩはパリティチェックを行なっ
て、エラーがあると異常処理回路ＤＥＴにパリティエラ
ー有を示す信号を送出し、これにより異常処理回路ＤＥ
Ｔは外部に警報を発する。

即ち、パリテイチェツクの結果パリティエラーがあれば
、入出力信号データバス５ＢＵＳ及びこれに接続された
回路に故障があったものとして処理するものである。

また信号入力時、ビット信号である外部入力データは入
力端子ＩＮから入力信号レベル変換回路ＩＬＣを通って
一旦入力信号バツファレジスタＩＢＦにクロック信号Ｃ
Ｋに同期して書込まれ、アンドゲートＧ４とパリティジ
ェネレータＰＧに加えられる。

そしてアンドゲートＧ６に読出し信号ＲＤとカードセレ
クト信号Ｃ８ｍが加えられると、アントゲ゛−トＧ６の
出力によりアントゲ゛−トＧ５ 、Ｇ６が開き、アンド
ゲートＧ５に加えられているパリティジェネレータのパ
リティビット出力と共に、アンドゲートＧ４に加えられ
ている外部入力データが入出力信号データバス５ＢＵＳ
に送出される。

この入力カードＩＣＤからのデータ及びそのパリティビ
ットは、入出力インターフェイス部ＩＮＴのアントゲ−
）Ｇ７ 、Ｇ８に加えられ、アンドゲートＧ８を通過し
たデータ及びそのパリティビットは、パリティチェッカ
ーＰＣ２に加えられてそこでパリティチェックされる。

一方アンドゲー）Ｇ９は、入力カードＩＣＤのデータ有
の返答信号をゲート回路ＧＡＴＥから受けると、この信
号と内部データバスＩＢＵＳがデータを必要とするタイ
ミングの制御信号ＭＢＧとのアンドをとり、アンド条件
が成立するとアンドゲートＧ７゜Ｇ１０を共に開け、前
記入力カードＩＣＤからのデータ及びそのパリティビッ
トを内部データバスＩＢＵＳに送出し、又パリティチェ
ッカーＰＣ２のチェック出力を異常処理回路ＤＥＴＫ加
える。

異常処理回路ＤＥＴは異常があれば外部に警報を発し、
入出力信号データバス５ＢＵＳ若しくはこれに接続され
た回路に異常が発生したことを知らせる。

このように、従来に於いては、入力カードＩＣＤ毎に入
力信号バッファレジスタＩＢＦとパリティジェネレータ
ＰＧを設け、また出力カードＯＣＤ毎にパリティチェッ
カーＰＣＩを設けて、入出力信号データバス５ＢＵＳを
介して入出力するデータを入力時及び出力時にパリティ
チェックを行ない、これによりデータバスのチェックを
実施していたから、信頼性の高いバスチェックが可能で
あった反面、入出力カードの構成が複雑となってカード
が大型になり一枚当りの価格が高くなる欠点があった。

一般に入出力カードは多数使用されるので、従来よりそ
の低価格化が非常に切望されていた。

本発明はこのような事情を鑑みてなされたものであり、
その目的は、入出力信号データバスのチェックレベルを
実用上問題にならない程度に維持しながら、入出力カー
ドの小型化、低価格化を図るものである。

以下実施例について詳細に説明する。

第２図は本発明の実施例のブロック図、第３図はその動
作タイムチャートであり、同図に於いて、ＣＢＦは共通
バンファレジスタ、ＰＣＧはパリティチェッカー・ジェ
ネレータ、Ｇ１１〜Ｇ１Ｂは７ンドゲートであって、第
１図と同一符号は同一部分を示す。

本実施例は、同図に示すように従来入力カードＩＣＤに
設けられていた入力信号バッファレジスタ及びパリティ
ジェネレータを省略し、また出力カードＯＣＤに設けら
れていたパリティチェッカーをも省略して、あらたに入
出力インターフェイス部ＩＮＴに各入力カード共通に１
個の共通バッファレジスタＣＢＦと、パリティチェッカ
ー及びパリティジェネレータの各機能を合せ持つパリテ
ィチェッカー・ジェネレータＰＣＧを設けたものである
。

このような構成により入力カードＩＣＤ及び出力カード
ＯＣＤは簡単な構成となり、小型で低価格となるもので
ある。

次に本実施例のデータバスチェック方式の動作を説明す
る。

信号出力時に於いては、まずクロック信号ＣＫの２クロ
ック間出力するバスオープンゲート信号ＢＯＧによりア
ンドゲートＧ１１．Ｇ１２が開き、アンドゲートＧ１１
を介して内部データバスＩＢＵＳ上のデータが入出力信
号データバス５ＢＵＳに出力され、アントゲ゛−トＧ１
２を介してパリティビットＰ、Ｂ、がパリティチェッカ
ー・ジェネレータＰＣＧに加えられる。

共通バッファレジスタＣＢＦは、入出力信号データバス
５ＢＵＳ上の出力データを次のクロック信号ＣＫで読取
り、その後２クロック間パリティチェッカー・ジェネレ
ータＰＣＧに出力し、パリティチェッカー・ジェネレー
タＰＣＧはこの時パリティチェッカーとして働き、この
出力テークと先のパリテイビットとを基にパリティチェ
ックを行なう。

もしパリティエラーがあれば、書込み信号ＷＴがアンド
ゲートＧ１３に加えられた時点でパリティエラー有を示
す信号が異常処理回路ＤＥＴに加えられ警報が発せられ
る。

一方出力カードＯＣＤの出力信号バッファレジスフＯＢ
Ｆは、入出力信号データバス５ＢＵＳ上の出力データを
、書込み信号ＷＴ、クロック信号ＣＫ、カードセレクト
信号Ｃ８ｎの立下りで出力するアントゲ゛−トＧ１９の
出力タイミングｔで読取っており、その読取ったデータ
を出力信号レベル変換回路ＯＬＣを介して出力端子ＯＵ
Ｔに出力するものである。

このようにデータ出力時に、入出力信号デ゛−クバヌ５
ＢＵＳに出力したデータを再度入出力インターフェイス
部ＩＮＴに取込み、その取込んだチーターフェイス部Ｉ
ＮＴに取込み、その取込んだデータをパリティチェック
する構成とした為、入出力信号データバス５ＢＵＳに異
常があれば直ちにパリティエラーとして現われ、入出力
信号データバス５ＢＵＳの異常を検出できるものである
。

また一般に入出力信号データバス５ＢＵＳに接続された
各回路の異常は、入出力信号データバス５ＢＵＳの異常
として現われるから、各入出力カードの回路故障等も検
出し得るものとなる。

次にデータ入力時に於いては、入力信号レベル変換回路
ＩＬＣでレベル変換された入力データは、読出し信号Ｒ
Ｄ及びカードセレクト信号Ｃ８ｍを入力とするアントゲ
゛−トＧ１５の出力タイミングで、アンドゲートＧｌ
４を介して入力信号データバス５ＢＵＳに出力される。

この入出力信号データバス５ＢＵＳ上の入力データは、
クロック信号ＣＫに同期して共通バッファレジスタＣＢ
Ｆに一旦セットされ、その後３クロック間パリティチェ
ッカー・ジェネレータＰＣＧ及びアンドゲートＧ１７に
出力される。

アントゲ゛−トＧ１７に加えられたデータは、アントゲ
゛−４Ｇ１５の出力及び内部データバスＩＢＵＳがデー
タを必要とするタイミングの制御信号ＭＢＧを入力とす
るアントゲ−４０１６の出力タイミングで、内部データ
バスＩ ＢＵＳに送出される。

一方この時、パリティチェッカー・ジェネレータＰＣＧ
はパリティジェネレータとして働き、共通バッファレジ
スタＣＢＦからのデータ対応のパリティビットを発生し
て、アンドゲート０１８を介して内部データバスＩＢＵ
Ｓに出力する。

このようにデータ入力時には、各入力カードからの入力
データを入出力インターフェイス部ＩＮＴの共通バッフ
ァレジスタＣＢＦに一旦セットし、パリティチェッカー
・ジェネレータＰＣＧでパリティビットを附加して内部
データバスＩＢＵＳに送出するものであり、従来のよう
に入力時にパリティチェックを行なわない理由は、入出
力信号テークバス５ＢＵＳ周辺のチェックがデータ出力
時に既にチェック済みなので、実用上省酩しても差支え
ないからである。

なお前述のパリティチェッカー・ジェネレータＰＣＧは
、例えばデータが１６ビツト構成である場合には、第４
図に示すようにテキサス・インスツルメント社製の５Ｎ
７４１８０（９−ＢＩＴ ＯＤＤ／ＥＶＥＮ ＰＡＲ＝
ＩＴＹ ＧＥＮＥＲＡＴＯＲ８／ＣＨＥＫＥＲ８）を２
個縦属接続して構成することができる。

即ち同図に示すように、一方の５Ｎ７４１８０の端子６
（ΣＯＤＤ ０ＵＴＰＵＴ）及び端子５（ΣＥＶＥＮＯ
ＵＴＰＵＴ）を他方の５Ｎ７４１８０の端子４（ＯＤＤ
ＩＮＰＵＴ）及び端子３ （ＥＶＥＮ ＩＮＰＵＴ
）にそれぞれ接続し、両５Ｎ７４１８０ のデータ入力
端子１，２，８，９，１０，１１，１２．１３に共通バ
ッファレジスタＣＢＦからのデータを入力する構成とし
て、第２図に於けるアンドゲートＧ１２の出力を直接一
方の５Ｎ７４１８０の端子３に、またインバータＩＮＶ
を介して端子４に接続する。

パリティビット出力若しくはパリティチェック出力は共
に他方の５Ｎ７４１８０の端子６から得られるから、こ
の出力をアンドゲートＧ１３及びアンドゲートＧ１８に
加えるものである。

尚この構成は奇数パリティの場合を示したものである。

以上の説明から明らかなように、本発明によれば入出力
信号データバスのチェックレベルを実用上問題にならな
い程度に維持しつつ、入力カード及び出力カードの小型
化、低価格化が可能となるものである。

従って本発明をシーケンスコントローラや、その地回方
式の入出力信号データバス構成を有するマイクロコント
ローラ等に適用すれば非常に有効となるものである。

【図面の簡単な説明】

第１図は従来の入出力信号データバスのチェック方式の
説明図、第２図は本発明のデータパスチ二ツタ方式のブ
ロック図、第３図はその動作タイムチャート、第４図は
パリティチェッカー・ジェネレータの構成的の説明図で
ある。 ５ＢＵＳは入力信号データバス、ＩＣＤは入力カード、
ＯＣＤは出力カード、ＩＮＴは入出力インターフェイス
部、ＣＢＦは共通バッファレジスタ、ＰＣＧはパリティ
チェッカー・ジェネレータ、ＤＥＴは異常処理回路、Ｏ
ＢＦは出力信号バッファレジスタである。

Claims (1)

【特許請求の範囲】
1. １ 人力及び出力点毎に設けられた入力回路及び出力回
   路と共通回路部とを接続する入出力信号データバスをチ
   ェックする方式に於いて、前記共通回路部の入出力イン
   ターフェイス部に共通バッファレジスタとパリティチェ
   ッカー・ジェネレータを設け、前記入力回路から前記共
   通回路部へデータを入力するときは、該データを前記入
   出力信号データバスを介して前記共通バッファレジスフ
   に書込み、前記パリティチェッカー・ジェネレータによ
   りパリティビットを付加して前記共通回路部に入力し、
   前記共通回路部から前記出力回路へデータを出力すると
   きには、該データを前記入出力信号データバスを介して
   前記出力回路へ出力すると共に、該入出力信号データバ
   スに出力されたデータを前記共通バッファレジスタに書
   込み、該書込まれたデータを前記パリティチェッカー・
   ジェネレータでパリティチェックして、該データと前記
   入出力信号データバスのチェックを行なうことを特徴と
   するデータバスチェック方式。