JPS6159547A - 誤り訂正機能の動作チエツク装置 - Google Patents
誤り訂正機能の動作チエツク装置Info
- Publication number
- JPS6159547A JPS6159547A JP59181206A JP18120684A JPS6159547A JP S6159547 A JPS6159547 A JP S6159547A JP 59181206 A JP59181206 A JP 59181206A JP 18120684 A JP18120684 A JP 18120684A JP S6159547 A JPS6159547 A JP S6159547A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- serial data
- signal
- serial
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明な、シリアルデータ転送に訃ける誤シ訂正（又は
検出）機能の動作チェック装ｆｆ１Ｋ関するものである
。
検出）機能の動作チェック装ｆｆ１Ｋ関するものである
。
（従来の技術〕
従来、シリアルデータ連送における誤プ訂正機能をチェ
ックするための装置はなかった。これは、誤シ訂正機能
をチェックするためのビットパターン（シリアルデータ
七、それに続く誤り訂正ビットが矛循するパターン）を
簡単に発生できなかったことに起因している。
ックするための装置はなかった。これは、誤シ訂正機能
をチェックするためのビットパターン（シリアルデータ
七、それに続く誤り訂正ビットが矛循するパターン）を
簡単に発生できなかったことに起因している。
（発明が解決しようとする間′Ｍ）
本発明は、このような従来技術に鑑みてなされたもので
、その目的は、誤り訂正機能をチェックするためのビッ
トパターンをデフバックモードにて発生し、この機能の
チェックを行なうことのできる誤シ訂正機能の動作チェ
ック装置を実現しようとするものである・ （問題解決のための手段） このような目的を達成するための本発明の構成は、チェ
ックすべきシリアルデータとビット同期する信号を入力
するタイミング発生回路、このタイミング発生回路から
のアドレス信号を入力し所定のビットパターン信号を出
力するリードオンリメモリ、このリードオンリメモリか
らのビットパターン信号をシリアルデータに変換するパ
ラレルシリアル変換回路、このパラレルシリアル変換回
路からのシリアルデータと、チェックすべきシリアルデ
ータとを入力する排他的論理和回路を備えた点を特徴と
する。
、その目的は、誤り訂正機能をチェックするためのビッ
トパターンをデフバックモードにて発生し、この機能の
チェックを行なうことのできる誤シ訂正機能の動作チェ
ック装置を実現しようとするものである・ （問題解決のための手段） このような目的を達成するための本発明の構成は、チェ
ックすべきシリアルデータとビット同期する信号を入力
するタイミング発生回路、このタイミング発生回路から
のアドレス信号を入力し所定のビットパターン信号を出
力するリードオンリメモリ、このリードオンリメモリか
らのビットパターン信号をシリアルデータに変換するパ
ラレルシリアル変換回路、このパラレルシリアル変換回
路からのシリアルデータと、チェックすべきシリアルデ
ータとを入力する排他的論理和回路を備えた点を特徴と
する。
（実施例）
第１図は、本発明に係る装置の一例を示す構成ブロック
図である。ここでは、ディスクコントローラのもり誤シ
訂正機能の動作チェ、りに適用した場合を例示する◎ この図におりて、１はディスク、２はこのディスク１を
制御するディスクコントローラで、ディスク１からシリ
アルデータ（ＤＡＴＡ ）とクロック信号（ＣＬＫ ）
を入力している。
図である。ここでは、ディスクコントローラのもり誤シ
訂正機能の動作チェ、りに適用した場合を例示する◎ この図におりて、１はディスク、２はこのディスク１を
制御するディスクコントローラで、ディスク１からシリ
アルデータ（ＤＡＴＡ ）とクロック信号（ＣＬＫ ）
を入力している。
破線で囲んだ部分が本発明における動作チェック装置で
、；ントローラ２の誤シ訂正機能をチェックするデパッ
クモードにおいて、図示するように接続される。この装
置において、５はコントローラ２からの同期信号（８Ｙ
ＮＣ） （この同期信号はチェックすべきシリアルデー
タとビット同期している）と、リードゲート信号（ＲＤ
ＧＡＴＥ ）及びクロック信号（ＣＬＫ ）とを入
力するタイミング発生回路で、アドレスカウンタを含ん
でいる。４はタイミング発生回路５から出力されるアド
レス信号を入力するリードオンリメ七り（以下ＲＯＭと
略す）で、誤シを発生したい所定のビットパターン信号
を出力する。５はクロ、り信号（ＣＬＫ ）及びタイミ
ング発生回路３からのロードパルス（ＬＤ）全入力し、
ＲＯＭ４から出力される所定のビットパターン信号（パ
ラレルデータ）をシリアルデータに変換するパラレルシ
リアル変換器（以下Ｐ／Ｓ変換器と略す）である。６は
一方の入力端にインバータ６１、 ケ−トロ２を介して
Ｐ／Ｓ変換器５からのシリアＡ／７’−夕が印加され、
他方の入力端にチェ、りすべきシリアルデータ、すなわ
ちディスク１からのデータが印加逼れる排他的論理和回
路（以下ＥＸＯＲ回路と略す）で、その出力端はコント
ローラ２のｌデータ入力端子（ＲＤ ＤＡＴＡ ）
ＩＣ印加されている。
、；ントローラ２の誤シ訂正機能をチェックするデパッ
クモードにおいて、図示するように接続される。この装
置において、５はコントローラ２からの同期信号（８Ｙ
ＮＣ） （この同期信号はチェックすべきシリアルデー
タとビット同期している）と、リードゲート信号（ＲＤ
ＧＡＴＥ ）及びクロック信号（ＣＬＫ ）とを入
力するタイミング発生回路で、アドレスカウンタを含ん
でいる。４はタイミング発生回路５から出力されるアド
レス信号を入力するリードオンリメ七り（以下ＲＯＭと
略す）で、誤シを発生したい所定のビットパターン信号
を出力する。５はクロ、り信号（ＣＬＫ ）及びタイミ
ング発生回路３からのロードパルス（ＬＤ）全入力し、
ＲＯＭ４から出力される所定のビットパターン信号（パ
ラレルデータ）をシリアルデータに変換するパラレルシ
リアル変換器（以下Ｐ／Ｓ変換器と略す）である。６は
一方の入力端にインバータ６１、 ケ−トロ２を介して
Ｐ／Ｓ変換器５からのシリアＡ／７’−夕が印加され、
他方の入力端にチェ、りすべきシリアルデータ、すなわ
ちディスク１からのデータが印加逼れる排他的論理和回
路（以下ＥＸＯＲ回路と略す）で、その出力端はコント
ローラ２のｌデータ入力端子（ＲＤ ＤＡＴＡ ）
ＩＣ印加されている。
このように構成した装置の動作を、次に第２図のタイム
チャートを参照しながら説明する。
チャートを参照しながら説明する。
通常（ノーマルモード）の場合、破線内のタイミング発
生回路３．ＲＯＭ４及びＰ／Ｓ変換器５は削除され、デ
ィスク１からのデータ（ＤＡＴＡ ）は、ＥＸＯＲ回路
６を介してコントローラ２に直線転送される。
生回路３．ＲＯＭ４及びＰ／Ｓ変換器５は削除され、デ
ィスク１からのデータ（ＤＡＴＡ ）は、ＥＸＯＲ回路
６を介してコントローラ２に直線転送される。
デパックモードにおいて、破線内の各回路に、第１図に
示すように接続され、Ｐ／Ｓ変換器５から；ントロー５
２の誤シ訂正機能をチェックするためのビットパターン
を出力し、この機能のチェックを行なう。
示すように接続され、Ｐ／Ｓ変換器５から；ントロー５
２の誤シ訂正機能をチェックするためのビットパターン
を出力し、この機能のチェックを行なう。
すなわち、マントロー２２は、ディスク１からのシリア
ルデータ内に、５ＹＮＣコード、ｊｏｏｕｇパターン（
１６進を示す）を検出すると、Ｍ２図０）に示すよう、
に５ＹＮＣ信号をｌＨｌ レベルとし、これがタイミン
グ発生回路３に印加される。タイミング発生回路３は、
５ＹＮＣ信号を受けると、第２図（ロ）に示すように／
Ｐ／Ｓ変換器５にロードパルスＬＤを発生するととも
に、第２図（ハ）に示すようにＲＯＭ ４にアドレス信
号を与える。これによってＲＯＭ ４は、例えば０番地
が指定され、そこに格納されている誤シを発生させたい
所定のビットパターン、例えば１０４ ＨＭを出力する
。νＳ変換器５は％ＲＯＭ４からパラレル信号で出力さ
れるビットパターンデータを読み込み、これをシリアル
データに変換し、ＱＨから出力する。
ルデータ内に、５ＹＮＣコード、ｊｏｏｕｇパターン（
１６進を示す）を検出すると、Ｍ２図０）に示すよう、
に５ＹＮＣ信号をｌＨｌ レベルとし、これがタイミン
グ発生回路３に印加される。タイミング発生回路３は、
５ＹＮＣ信号を受けると、第２図（ロ）に示すように／
Ｐ／Ｓ変換器５にロードパルスＬＤを発生するととも
に、第２図（ハ）に示すようにＲＯＭ ４にアドレス信
号を与える。これによってＲＯＭ ４は、例えば０番地
が指定され、そこに格納されている誤シを発生させたい
所定のビットパターン、例えば１０４ ＨＭを出力する
。νＳ変換器５は％ＲＯＭ４からパラレル信号で出力さ
れるビットパターンデータを読み込み、これをシリアル
データに変換し、ＱＨから出力する。
以上の動作は、ＲＤＣＬＫの周期の８倍の周期で繰シ返
される。
される。
Ｐ／Ｓ変換器５のＱＨ端からのシリアルデータは、ＥＸ
ＯＲ回路６の一方の入力端に印加され、例えばデータＤ
ＡＴＡ の先頭から６ビツト目を反転し、誤り訂正機能
をチェックするためのビットパターンをコントローラ２
のＲＤ ＤＡＴＡ端子に入力させる。
ＯＲ回路６の一方の入力端に印加され、例えばデータＤ
ＡＴＡ の先頭から６ビツト目を反転し、誤り訂正機能
をチェックするためのビットパターンをコントローラ２
のＲＤ ＤＡＴＡ端子に入力させる。
このように構成した装置によれば、ＲＯＭ４に書き込ん
だ内容から、誤）パターンか分かるので、この誤シバタ
ーンから、コントローラ２及びこの；ントローラに結合
する図示してめないホストコンピュータの７アームウエ
アによって、コントローラ２のもつ誤シ訂正機能のチェ
ックを行なうことができる。
だ内容から、誤）パターンか分かるので、この誤シバタ
ーンから、コントローラ２及びこの；ントローラに結合
する図示してめないホストコンピュータの７アームウエ
アによって、コントローラ２のもつ誤シ訂正機能のチェ
ックを行なうことができる。
適用できる。
（発明の効果）
以上説明したように、本発明によれば、簡単な構成で誤
シ訂正機能をチェックするためのビットパターン信号を
発生できるもので、各種機器の誤り訂正機能の動作チェ
ックを行なえる装置が実現できる。
シ訂正機能をチェックするためのビットパターン信号を
発生できるもので、各種機器の誤り訂正機能の動作チェ
ックを行なえる装置が実現できる。
第１図は本発明に係る装置の一例を示す構成ブロック図
、第２図はその動作の一例を示すタイムチャートである
。 １・・・ディスク、２・・・コントローラ、３・・・タ
イミング発生回路、４・・・リードオンリメモリ（ＲＯ
Ｍ）、５・・・パラレル／シリアル変爽器、６・・・排
他的論理和回路。
、第２図はその動作の一例を示すタイムチャートである
。 １・・・ディスク、２・・・コントローラ、３・・・タ
イミング発生回路、４・・・リードオンリメモリ（ＲＯ
Ｍ）、５・・・パラレル／シリアル変爽器、６・・・排
他的論理和回路。
Claims (1)
- （１）チェックすべきシリアルデータとビット同期する
信号を入力するタイミング発生回路、このタイミング発
生回路からのアドレス信号を入力し所定のビットパター
ン信号を出力するリードオンリメモリ、このリードオン
リメモリからのビットパターン信号をシリアルデータに
変換するパラレルシリアル変換回路、このパラレルシリ
アル変換回路からのシリアルデータと、チェックすべき
シリアルデータとを入力する排他的論理和回路を備えた
誤り訂正機能の動作チェック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181206A JPS6159547A (ja) | 1984-08-30 | 1984-08-30 | 誤り訂正機能の動作チエツク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181206A JPS6159547A (ja) | 1984-08-30 | 1984-08-30 | 誤り訂正機能の動作チエツク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159547A true JPS6159547A (ja) | 1986-03-27 |
Family
ID=16096685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181206A Pending JPS6159547A (ja) | 1984-08-30 | 1984-08-30 | 誤り訂正機能の動作チエツク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759796A1 (fr) * | 1997-02-19 | 1998-08-21 | Bull Sa | Dispositif et procede de detection d'erreurs sur un circuit integre comportant un port parallele serie |
| US6321361B1 (en) | 1997-06-26 | 2001-11-20 | Bull S.A. | Process for detecting errors in a serial link of an integrated circuit and device for implementing the process |
-
1984
- 1984-08-30 JP JP59181206A patent/JPS6159547A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759796A1 (fr) * | 1997-02-19 | 1998-08-21 | Bull Sa | Dispositif et procede de detection d'erreurs sur un circuit integre comportant un port parallele serie |
| EP0860778A1 (fr) * | 1997-02-19 | 1998-08-26 | Bull S.A. | Dispositif et procédé de détection d'erreurs sur un circuit intégré comportant un port parallèle série |
| US6173423B1 (en) | 1997-02-19 | 2001-01-09 | Bull, S.A. | Device and process for detecting errors in an integrated circuit comprising a parallel-serial port |
| US6321361B1 (en) | 1997-06-26 | 2001-11-20 | Bull S.A. | Process for detecting errors in a serial link of an integrated circuit and device for implementing the process |
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