JPS5827221A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5827221A JPS5827221A JP56125107A JP12510781A JPS5827221A JP S5827221 A JPS5827221 A JP S5827221A JP 56125107 A JP56125107 A JP 56125107A JP 12510781 A JP12510781 A JP 12510781A JP S5827221 A JPS5827221 A JP S5827221A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- external
- internal
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ読込み時にエラーチェックを行なうデー
タ処理装置の改良に関する。
タ処理装置の改良に関する。
一般に、データ処理装置は読込みデータの正確性を期す
るためにパリティ・チェック方式を用い−Ｃいる。第１
図はその従来装置の構成を示す図であり、この装置はデ
ータの演算処理を行なう中央演涯処理装置１と、外部装
置２からのデータ全授受する時にオンする外部バス・バ
ッファ３と、内部データを授受するメモリー機能を持っ
た内部インターフェイス４と、内部データの授受時にオ
ンする内部パス・バッファ５と、外部データの読込み時
にパリティ・ビラトラチェックするパリティ・チェッカ
６とから楢成さｔｌこ八にメモリー等の外部装置２とパ
リティ・ビット金送出するパリティ・ビット送出回路７
とをもった外部ボード８が接続さ肚る○しかして、以上
のような装置において中央演算処理装置１が内部インタ
ーフェイス４および外部７１？−ド８−＼データを書込
む時、または同インターフェイス４お工び外部ボード８
からデータを読込む時、そのデータの書込みまたは読込
み側に対応する内部バス・バッファ５および外部ノ犬ス
・バッファ３をオンするＯここに、中央演算処理装置１
が外部ボード８から外部バス・バッファ３、中央バス９
を経由してデータを読込む時、外部ボード８内のパリテ
ィ・ビット送出回路７のパリティ・ビラトラ、中央バス
９に接続さ２ｔ。
るためにパリティ・チェック方式を用い−Ｃいる。第１
図はその従来装置の構成を示す図であり、この装置はデ
ータの演算処理を行なう中央演涯処理装置１と、外部装
置２からのデータ全授受する時にオンする外部バス・バ
ッファ３と、内部データを授受するメモリー機能を持っ
た内部インターフェイス４と、内部データの授受時にオ
ンする内部パス・バッファ５と、外部データの読込み時
にパリティ・ビラトラチェックするパリティ・チェッカ
６とから楢成さｔｌこ八にメモリー等の外部装置２とパ
リティ・ビット金送出するパリティ・ビット送出回路７
とをもった外部ボード８が接続さ肚る○しかして、以上
のような装置において中央演算処理装置１が内部インタ
ーフェイス４および外部７１？−ド８−＼データを書込
む時、または同インターフェイス４お工び外部ボード８
からデータを読込む時、そのデータの書込みまたは読込
み側に対応する内部バス・バッファ５および外部ノ犬ス
・バッファ３をオンするＯここに、中央演算処理装置１
が外部ボード８から外部バス・バッファ３、中央バス９
を経由してデータを読込む時、外部ボード８内のパリテ
ィ・ビット送出回路７のパリティ・ビラトラ、中央バス
９に接続さ２ｔ。
ているパリティ・チェッカ６にエリ、検知して中央バス
９および外部バス１０のエラーチェックを行なっている
。
９および外部バス１０のエラーチェックを行なっている
。
しかし、第１図に示す装置におけるエラー・チェックは
中央バス９と外部バス１０に限られ、内部インターフェ
イス・バス１１のチェックは行なっていないＯそこで内
部インターフェイス・バス１１のチェック全行なう手法
としてノ（リティ・ビット送出器７を内部インターフェ
イス４にも装備することが考えられるが、データ処理装
置１２は内部インターフェイス４の数が増えると小型化
に不利となり、また汎用ＬＳＩ化さｎｆｔインターフェ
イス■Ｃの使用等の点から好ましいものではない。この
ため専らメモリー等の年機能を有１−る外部ボード８の
みにパリティ・ビット送出器７が装備され、チェックの
対象とさｎているのが現状である。
中央バス９と外部バス１０に限られ、内部インターフェ
イス・バス１１のチェックは行なっていないＯそこで内
部インターフェイス・バス１１のチェック全行なう手法
としてノ（リティ・ビット送出器７を内部インターフェ
イス４にも装備することが考えられるが、データ処理装
置１２は内部インターフェイス４の数が増えると小型化
に不利となり、また汎用ＬＳＩ化さｎｆｔインターフェ
イス■Ｃの使用等の点から好ましいものではない。この
ため専らメモリー等の年機能を有１−る外部ボード８の
みにパリティ・ビット送出器７が装備され、チェックの
対象とさｎているのが現状である。
本発明は前記実情にかんがみて、内部インターフェイス
にパリティ・ビット送出口路を装備することなく、外部
装置に装備さｔているパリティ・ビット送出回路によっ
て内部インターフェイス・バスのチェックをも行なえる
データ処理駁Ｃｔ−提供するものである。
にパリティ・ビット送出口路を装備することなく、外部
装置に装備さｔているパリティ・ビット送出回路によっ
て内部インターフェイス・バスのチェックをも行なえる
データ処理駁Ｃｔ−提供するものである。
以下本発明の一実施例について第２図を参照して説明す
る。なお、同図において第１図と同一部分は同一符号を
付してその詳しい説明は省略する。特に第２図において
第１図と比較して異なる部分を述べると、内部パス・バ
ッファ５と内部インターフェイス４とが接続される内部
インター・バス１１から同パス１）のチェック用信号線
１５を導出する構成とする。１．た、外部バス°バッフ
ァ３からはパリティ・ビット出力線１３を取り出し、前
記チェック用信号線１５と共にパリティ・チェッカ１４
に接続する。
る。なお、同図において第１図と同一部分は同一符号を
付してその詳しい説明は省略する。特に第２図において
第１図と比較して異なる部分を述べると、内部パス・バ
ッファ５と内部インターフェイス４とが接続される内部
インター・バス１１から同パス１）のチェック用信号線
１５を導出する構成とする。１．た、外部バス°バッフ
ァ３からはパリティ・ビット出力線１３を取り出し、前
記チェック用信号線１５と共にパリティ・チェッカ１４
に接続する。
なお中央演算処理装置１目、外部ボード８のデータの読
込み時に外部バス・バッファ３と共に内部バス・バッフ
ァ５をオンするが、このオンタイミングを利用してパリ
ティ・チェッカ１４がチェックを行なう構成としている
。なお、第２図に示す１は中央演算処理装置、２は外部
装置、３は電流増幅用外部バス・バッファ、４は内部イ
ンターフェイス、５は電流増幅用内部バス・バッファ、
７はパリティ・ビット送出回路、８は外部ボード、９は
中央バス、１０は外部ノ（ス、１１は内部インターフェ
イス・バス、１２はデータ処理装置、１３はパリティ・
ビット出力線、１４はパリティ・チェッカ、１５はチェ
ック用信号線である○ 次に第２図に示すデータ処理装置の作用を説明する。中
央演算処理装置１は、外部ボード８、内部インターフェ
イス４に対しアドレッシング全行ない、この２者に対し
、データを書込みお藁 工び読込み全行なうによってデータの処理をする。先ず
、中央演算処理装置１がデータを書込む場合、外部ボー
ド８？対象とした時は、外部バス・バッファ３はオン状
態、内部バス°バッファ５はオフ状態どなり、データは
中央演算処理装置１から中央バス１０、外部バス・バッ
ファ３、外部バス１０ｆ通して外部ボード８へ書込唸れ
、内部インターフェイス４會対象とした時は外部バス・
バッファ３トまオフ状態、内部バス・バッファ５はオン
状態となり、データは中央演算処理装置１から中央バス
９、内部バス・バッファ５、内部インターフェイス・バ
ス１１全通して内部インターフェイス４へ書込唸れる０
次に中央演算処理装置１がデータを読込む場合、内部イ
ンターフェイス４全対象とした時、外部バス・バッファ
３はオフ状態、内部パス・バッファ５はオン状態となり
、データしま内部インターフェイス４から（ハ）部イン
ターフェイス・ノ（ス１１、内部バス・バッファ５を通
して中央演算処理装置１へ胱込ま扛、外部ボード８を対
象とした時、この時をパリティ・チェックのチェックタ
イミングとし、外部バス・バッファ３と内部バス°バッ
ファ５とをオン状態とするＯそこで、データは外部ボー
ド８から外部バス１０、外部バス・バッファ３、中央バ
ス９を通して中火演算処理装置１へ読込まｎると同時に
、中央バス９から内部バス・バッファ５、内部インター
フェイス・バス１ノ、チェツク用信号線１５全通してパ
リティ・チェッカ１４へ送り込まれ、同チェッカ１４で
データのチェックを行なう○もしデータにビット落ちや
、ビット立ちがあった場合、外部バス１０、中央バス９
、内部インターフェイス・バス１１の異常が検出される
０また、当然のことながら本発明はデータ・バス幅が例
えば８ビツト、１６ビツト幅とすべてのビット幅、お↓
び偶数、奇数いずれのパリティ・チェックにも適応する
。
込み時に外部バス・バッファ３と共に内部バス・バッフ
ァ５をオンするが、このオンタイミングを利用してパリ
ティ・チェッカ１４がチェックを行なう構成としている
。なお、第２図に示す１は中央演算処理装置、２は外部
装置、３は電流増幅用外部バス・バッファ、４は内部イ
ンターフェイス、５は電流増幅用内部バス・バッファ、
７はパリティ・ビット送出回路、８は外部ボード、９は
中央バス、１０は外部ノ（ス、１１は内部インターフェ
イス・バス、１２はデータ処理装置、１３はパリティ・
ビット出力線、１４はパリティ・チェッカ、１５はチェ
ック用信号線である○ 次に第２図に示すデータ処理装置の作用を説明する。中
央演算処理装置１は、外部ボード８、内部インターフェ
イス４に対しアドレッシング全行ない、この２者に対し
、データを書込みお藁 工び読込み全行なうによってデータの処理をする。先ず
、中央演算処理装置１がデータを書込む場合、外部ボー
ド８？対象とした時は、外部バス・バッファ３はオン状
態、内部バス°バッファ５はオフ状態どなり、データは
中央演算処理装置１から中央バス１０、外部バス・バッ
ファ３、外部バス１０ｆ通して外部ボード８へ書込唸れ
、内部インターフェイス４會対象とした時は外部バス・
バッファ３トまオフ状態、内部バス・バッファ５はオン
状態となり、データは中央演算処理装置１から中央バス
９、内部バス・バッファ５、内部インターフェイス・バ
ス１１全通して内部インターフェイス４へ書込唸れる０
次に中央演算処理装置１がデータを読込む場合、内部イ
ンターフェイス４全対象とした時、外部バス・バッファ
３はオフ状態、内部パス・バッファ５はオン状態となり
、データしま内部インターフェイス４から（ハ）部イン
ターフェイス・ノ（ス１１、内部バス・バッファ５を通
して中央演算処理装置１へ胱込ま扛、外部ボード８を対
象とした時、この時をパリティ・チェックのチェックタ
イミングとし、外部バス・バッファ３と内部バス°バッ
ファ５とをオン状態とするＯそこで、データは外部ボー
ド８から外部バス１０、外部バス・バッファ３、中央バ
ス９を通して中火演算処理装置１へ読込まｎると同時に
、中央バス９から内部バス・バッファ５、内部インター
フェイス・バス１ノ、チェツク用信号線１５全通してパ
リティ・チェッカ１４へ送り込まれ、同チェッカ１４で
データのチェックを行なう○もしデータにビット落ちや
、ビット立ちがあった場合、外部バス１０、中央バス９
、内部インターフェイス・バス１１の異常が検出される
０また、当然のことながら本発明はデータ・バス幅が例
えば８ビツト、１６ビツト幅とすべてのビット幅、お↓
び偶数、奇数いずれのパリティ・チェックにも適応する
。
なお、本発明は上記した一実施例に限定さｎず、パリテ
ィ・ビット送出回路をもたない外部装置を接続さ几た場
合でも、第２図点線で示すパリティ°チェック・インヒ
ピット・ライン１６を設けることにより、パリティ・チ
ェッカ１４の動作を停止させておくことも可能である。
ィ・ビット送出回路をもたない外部装置を接続さ几た場
合でも、第２図点線で示すパリティ°チェック・インヒ
ピット・ライン１６を設けることにより、パリティ・チ
ェッカ１４の動作を停止させておくことも可能である。
以上、詳記したように本発明に工γしば、外部装置のパ
リティ・ビット送出回路を利用することによって装置内
のすべてのバスがチェック出来ることに↓す、データ転
送過程での異常をいちはやく察知することが容易である
。また、装置内のインターフェイスの数が増えても汎用
ＬＳＩが使用可能なことから回路上複雑にすることなく
、実装効率全容易に上げうるデータ処理装置７１＋−提
供できる。
リティ・ビット送出回路を利用することによって装置内
のすべてのバスがチェック出来ることに↓す、データ転
送過程での異常をいちはやく察知することが容易である
。また、装置内のインターフェイスの数が増えても汎用
ＬＳＩが使用可能なことから回路上複雑にすることなく
、実装効率全容易に上げうるデータ処理装置７１＋−提
供できる。
第１図は従来のデータ処理装置の構成図、第２図は本発
明の一実施例に係るデータ処理装置の構成図である〇 １・・中央演算処理装置、３・・・外部バス・バッファ
、４・・・内部インターフェイス、５・・内部インター
フェイス・バス、７・・・パリティ・ビット送出器、１
ノ・・内部インターフェイス・バス、１３・・パリティ
・ビット出力線、１４・・パリテと・♀ イ・チェッカ、１５・・・チェック用信号楼。
明の一実施例に係るデータ処理装置の構成図である〇 １・・中央演算処理装置、３・・・外部バス・バッファ
、４・・・内部インターフェイス、５・・内部インター
フェイス・バス、７・・・パリティ・ビット送出器、１
ノ・・内部インターフェイス・バス、１３・・パリティ
・ビット出力線、１４・・パリテと・♀ イ・チェッカ、１５・・・チェック用信号楼。
Claims (1)
- 【特許請求の範囲】 パリティ・ビット送出回路を装備し、メモリ機能を持っ
た外部装置のデータを読込む時にそのデータをパリティ
・ビットと共に外部バス。 外部バス・バッファ、中央バス全弁して読込み、また内
部データ読込み時はそのデータを内部インターフェイス
および内部バス・バッファを介して読込んでデータ処理
を行なう装置において、前記内部バス・バッファと内部
インターフェイスとの間に設けた内部インターフェイス
・バスから導出さＴＬｆＣチェック用信号線と、この信
号線および前記外部バス・バッファからのパリティ・ビ
ット出力線に接続してなるパリティ・チェッカとを備え
、前記外部装置からデータを読込む時、前記外部バス・
バッファおよび内部バス・バッファをオンさせて、前記
外部バス、中央バスおよび内部インターフェイス・バス
のチェックをパリティ・チェッカにて行なうようにした
事を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125107A JPS5827221A (ja) | 1981-08-10 | 1981-08-10 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125107A JPS5827221A (ja) | 1981-08-10 | 1981-08-10 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827221A true JPS5827221A (ja) | 1983-02-17 |
Family
ID=14902015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125107A Pending JPS5827221A (ja) | 1981-08-10 | 1981-08-10 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681997A1 (en) * | 1994-02-11 | 1995-11-15 | Gewestelijk Agentschap voor Netheid | Method for processing slags of a waste incineration plant and concrete element |
-
1981
- 1981-08-10 JP JP56125107A patent/JPS5827221A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681997A1 (en) * | 1994-02-11 | 1995-11-15 | Gewestelijk Agentschap voor Netheid | Method for processing slags of a waste incineration plant and concrete element |
| BE1008073A3 (nl) * | 1994-02-11 | 1996-01-09 | Gewestelijk Agentschap Netheid | Werkwijze voor het verwerken van slakken van een afvalverbrandingsinstallatie en betonelement. |
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