KR20000045376A - 반도체 메모리 소자의 패리티 구현장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 패리티 구현장치에 관한 것으로, 보다 상세하게는 패리티 비트를 위한 로직을 소자 내부에 구성하여 전송 데이터의 오류를 검사하기 위한 패리티 구현장치에 관한 것으로, 상기 목적 달성을 위하여 양방향 데이터 전송이 이루어지는 데이터 입/출력부와; 라이트 및 리드 동작시 상기 데이터 입/출력부로 입/출력되는 입/출력데이터를 버퍼링하는 데이터 입/출력 버퍼와; 라이트 및 리드 동작시 패리티 입/출력신호를 입/출력하는 패리티 입/출력부와; 라이트 동작시 상기 입력데이터 및 패리티 입력신호를 수신하여 라이트 신호의 라이징 에지에서 현재 사용중인 패리티가 짝수 패리티인지 홀수 패리티인지를 결정하는 셋 모드신호와 전송 데이터의 패리티 에러유무를 나타내는 에러플랙신호를 발생시키는 패리티 검사수단과; 리드 동작시 상기 데이터 입/출력 버퍼에 저장되어 있는 출력데이터를 입력받아 짝수 패리티 및 홀수 패리티를 생성하며 상기 에러플랙신호의 상태에 따라 출력되는 상기 셋 모드신호에 의해 패리티를 결정하여 리드신호의 라이징 에지에서 패리티 출력신호를 발생시키는 패리티 발생수단을 구비하여 데이터 전송시 발생되는 오류를 별도의 패리티 장치를 사용하지 않고 검색 가능하게 한 것이다.

Description

반도체 메모리 소자의 패리티 구현장치
본 발명은 반도체 메모리 소자의 패리티 구현장치에 관한 것으로, 보다 상세하게는 패리티 비트를 위한 로직을 소자 내부에 구성하여 전송 데이터의 오류를 검사하기 위한 패리티 구현장치에 관한 것이다.
일반적으로, Parity Bit는 메모리 장치 및 Board상의 데이터 오류를 검색하기 위한 방안으로 사용되는데, 초창기에는 메모리 장치의 오동작 발생 가능성이 많아 이를 검증하기 위한 수단으로 사용되어 왔다.
그러나, 반도체 칩의 제조공정 및 제작기술의 발달로 이러한 검증수단으로서의 패리티의 기능은 사라져가고 있지만, Component간 또는 Board간의 데이터 전송시 발생될 수 있는 데이터의 오류를 검색하기 위한 시스템 제작분야에서는 여전히 패리티 장치가 필수 불가결한 요소이다.
종래에는 이러한 패리티 장치를 칩 외부에 별도로 구비하여 사용하므로 써 시스템의 원가절감에 부정적인 영향을 주었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로, 별도의 패리티 장치를 사용하지 않고 메모리 칩 내부에 데이터 전송상의 오류를 검증하고 시스템 구현에 필요한 패리티를 생성시켜 기존의 패리티 장치와 동일한 효과를 발생시키기 위한 반도체 메모리 소자의 패리티 장치를 제공함에 그 목적이 있다.
상기한 목적 달성을 위한 본 발명은 양방향 데이터 전송이 이루어지는 데이터 입/출력부와;
라이트 및 리드 동작시 상기 데이터 입/출력부로 입/출력되는 입/출력데이터를 버퍼링하는 데이터 입/출력 버퍼와;
라이트 및 리드 동작시 패리티 입/출력신호를 입/출력하는 패리티 입/출력부와;
라이트 동작시 상기 입력데이터 및 패리티 입력신호를 수신하여 라이트 신호의 라이징 에지에서 현재 사용중인 패리티가 짝수 패리티인지 홀수 패리티인지를 결정하는 셋 모드신호와 전송 데이터의 패리티 에러유무를 나타내는 에러플랙신호를 발생시키는 패리티 검사수단과;
리드 동작시 상기 데이터 입/출력 버퍼에 저장되어 있는 출력데이터를 입력받아 짝수 패리티 및 홀수 패리티를 생성하며 상기 에러플랙신호의 상태에 따라 출력되는 상기 셋 모드신호에 의해 패리티를 결정하여 리드신호의 라이징 에지에서 패리티 출력신호를 발생시키는 패리티 발생수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일실시예에 따른 패리티 구현 블록도.
도 2는 상기 도 1의 패리티 검사부(4)에 대한 상세회로도.
도 3은 상기 도 1의 패리티 발생부(5)에 대한 상세회로도.
<도면의 주요부분에 대한 부호의 설명>
1 : 데이터 입/출력부 2 : 데이터 입/출력 버퍼
3 : 패리티 입/출력부 4 : 패리티 검사부
5 : 패리티 발생부 6 : 제1 비교부
7 : 제1 전달부 8 : 제2 전달부
9 : 제2 비교부 10 : 제3 비교부
11 : 제1 반전부 12 : 제2 선택부
13 : 제1 선택부 14 : 제3 전달부
15 : 제2 반전부 17 : 제1 로직회로
18 : 제2 로직회로 Parity In : 패리티 입력신호
Parity Out : 패리티 출력신호 Err Flag : 에러플랙신호
Set Mode : 셋 모드신호
일반적으로, 데이터 라이트시 시스템 버스에서는 8비트 단위의 데이터와 1비트의 패리티가 메모리 장치로 전송이 되는데, 미리 정해진 통신규약에 따라 짝수 패리티(Even Parity) 혹은 홀수 패리티(Odd Parity) 중 하나를 택하여 항상 일정하게 전송이 된다.
본 발명은 종래의 메모리 장치와는 달리 패리티 핀을 메모리 장치에 내장하여 상기 핀을 통해 패리티 비트를 데이터와 함께 받아들인 다음, 이들 데이터와 패리티를 이용하여 패리티를 검사한 후 패리티 에러가 발생된 경우 에러플랙을 세팅하며, 입력 데이터와 패리티 비트를 분석하여 현재 사용되고 있는 패리티가 짝수 패리티(Even Parity)인지 홀수 패리티(Odd Parity)인지를 결정하여 패리티 모드를 셋팅한다.
데이터 리드 시에는 데이터 입/출력 버퍼(2)에 밖으로 출력될 데이터가 미리 저장되어 있으므로, 이 데이터와 세팅된 모드에 의하여 적절한 짝수 패리티(Even Parity) 혹은 홀수 패리티(Odd Parity)를 생성한 후 에러플랙을 검사하여 상기 에러플랙이 셋팅되어 있지 않으면 패리티 핀을 통하여 생성된 패리티를 데이터와 함께 출력하고, 만일 에러플랙이 셋팅되어 있을 경우에는 패리티 에러를 유발시키는 값을 패리티로 출력하여 외부 시스템상의 패리티 검사 로직에서 이를 감지할 수 있도록 한다.
이하에서는 본 발명의 일실시예에 따른 패리티 구현회로의 구성 및 동작관계를 살펴본다.
첨부도면 도 1은 패리티 구현 블록도로, 라이트 및 리드 동작시 데이터의 양방향 전송이 가능하도록 한 데이터 입/출력부(1)와; 라이트 및 리드 동작시 입/출력 데이터의 버퍼링 기능을 담당하는 데이터 입/출력 버퍼(2)와; 패리티 입/출력 신호의 양방향 전송이 이루어지며 리드신호를 입력받는 패리티 입/출력부(3)와; 라이트 동작시 입력데이터 및 패리티 입력신호(Parity In)를 수신하며 라이트 인에이블 신호의 라이징 에지에서 동작하여 현재 사용되고 있는 패리티가 짝수 패리티(Even Parity)인지 홀수 패리티(Odd Parity)인지를 결정하는 셋 모드신호(Set Mode)와 패리티 에러유무를 나타내는 에러플랙신호(Err Flag)를 발생시키는 패리티 검사부(4)와; 리드 동작시 출력데이터를 수신하여 짝수 패리티(Even Parity)와 홀수 패리티(Odd Parity)를 생성하며 상기 셋 모드신호(Set Mode) 및 에러플랙신호(Err Flag)의 상태에 따라 리드 인에이블 신호를 라이징 에지에서 적절한 패리티를 결정하여 패리티 출력신호(Parity Out)를 발생시키는 패리티 발생부(5)로 구성된다.
첨부도면 도 2는 첨부도면 도 1의 패리티 검사부(4)에 대한 상세회로를 나타낸 것으로, 8비트의 입력데이터를 익스크루시브 오아 연산하여 한 개의 최종 출력신호를 발생시키는 제1 로직회로(17)와; 상기 제1 로직회로(17)의 출력 및 패리티 입력신호(Parity In)를 논리 조합하는 제1 비교부(6)와; 상기 제1 비교부(6)의 출력을 라이트 신호의 라이징 에지에서 셋 모드신호(Set Mode)로 전달하는 디플립플롭으로 구성되는 제1 전달부(7)와; 라이트 신호의 라이징 에지에서 상기 셋 모드신호(Set Mode)를 전달하는 디플립플롭으로 구성되는 제2 전달부(8)와; 상기 제1 전달부(7)의 셋 모드신호(Set Mode) 및 상기 제2 전달부(8)의 셋 모드신호(Set Mode)를 입력받아 상기 두 신호를 비교하여 패리티 에러유무를 나타내는 에러플랙신호(Err Flag)를 출력하는 제2 비교부(9)로 구성된다.
상기 제1 로직회로(17)는 입력데이터 0(Data IN<0>)과 입력데이터 1(Data IN<1>)을 논리 연산하는 제1 익스크루시브 오아 게이트(EX-OR1)와; 입력데이터 2(Data IN<2>)와 입력데이터 3(Data IN<3>)을 논리 연산하는 제2 익스크루시브 오아 게이트(EX-OR2)와; 상기 제1 익스크루시브 오아 게이트(EX-OR1) 및 제2 익스크루시브 오아 게이트(EX-OR2) 출력을 논리연산하는 제5 익스크루시브 오아 게이트(EX-OR5)와; 입력데이터 4(Data IN<4>)와 입력데이터 5(Data IN<5>)를 논리 연산하는 제3 익스크루시브 오아 게이트(EX-OR3)와; 입력데이터 6(Data IN<6>)과 입력데이터 7(Data IN<7>)을 논리 연산하는 제4 익스크루시브 오아 게이트(EX-OR4)와; 상기 제3 익스크루시브 와 게이 및 제4 익스크루시브 오아 게이트(EX-OR4) 출력을 상호 논리 연산하는 제6 익스크루시브 오아 게이트(EX-OR6)와; 상기 제5 익스크루시브 오아 게이트(EX-OR5) 및 상기 제6 익스크루시브 오아 게이트(EX-OR6) 출력을 논리연산하는 제7 익스크루시브 오아 게이트(EX-OR7)로 구성된다.
상기 제1 비교부(6)는 상기 제7 익스크루시브 오아 게이트(EX-OR7)의 출력 및 패리티 입력신호(Parity In)를 논리 연산하는 제8 익스크루시브 오아 게이트(EX-OR8)로 구성된다.
상기 제2 비교부(9)는 상기 제1 전달부(7)의 출력 및 상기 제2 전달부(8)의 출력을 논리 연산하는 제9 익스크루시브 오아 게이트(EX-OR9)로 구성된다.
첨부도면 도 3은 첨부도면 도 1의 패리티 발생부(5)에 대한 상세회로를 나타낸 것으로, 데이터 입/출력 버퍼(2)에 저장되어 있는 출력데이터를 논리연산하여 짝수 패리티(Even Parity)를 생성하는 제2 로직회로(18)와; 상기 짝수 패리티(Even Parity)를 반전 출력하여 홀수 패리티(Odd Parity)를 생성하는 제1 반전부(11)와; 패리티 에러 발생시 사용하기 위해 상기 셋 모드신호(Set Mode)를 반전 출력하는 제2 반전부(15)와; 상기 셋 모드신호(Set Mode)와 상기 제2 반전부(15) 출력을 입력으로 하여 상기 에러플랙 신호의 상태에 따라 두 입력중 하나를 선택출력하는 먹스회로로 구성되는 제1 선택부(13)와; 상기 제2 로직회로(18)의 짝수 패리티(Even Parity) 및 상기 제1 반전부(11)의 홀수 패리티(Odd Parity)를 두 입력으로 하여 상기 제1 선택부(13)의 출력상태에 따라 두 입력중 하나를 선택 출력하는 먹스회로로 구성되는 제2 선택부(12)와; 상기 제2 선택부(12)의 선택출력을 입력받아 리드신호의 라이징 에지에서 패리티 출력신호(Parity Out)를 발생시키는 디플립플롭으로 구성되는 제3 전달부(14)로 구성된다.
상기 제2 로직회로(18)는 출력데이터 0(Data Out<0>)과 출력데이터 1(Data Out<1>)을 논리 연산하는 제10 익스크루시브 오아 게이트(EX-OR10)와; 출력데이터 2(Data Out<2>)와 출력데이터 3(Data Out<3>)을 논리 연산하는 제11 익스크루시브 오아 게이트(EX-OR11)와; 상기 제10 익스크루시브 오아 게이트(EX-OR10) 및 제11 익스크루시브 오아 게이트(EX-OR11) 출력을 논리연산하는 제14 익스크루시브 오아 게이트(EX-OR14)와; 출력데이터 4(Data Out<4>)와 출력데이터 5(Data Out<5>)를 논리연산하는 제12 익스크루시브 오아 게이트(EX-OR12)와; 출력데이터 6(Data Out<6>)과 출력데이터 7(Data Out<7>)을 논리 연산하는 제13 익스크루시브 오아 게이트(EX-OR13)와; 상기 제12 익스크루시브 오아 게이트(EX-OR12) 및 제13 익스크루시브 오아 게이트(EX-OR13) 출력을 상호 논리 연산하는 제15 익스크루시브 오아 게이트(EX-OR15)와; 상기 제14 익스크루시브 오아 게이트(EX-OR14) 및 상기 제15 익스크루시브 오아 게이트(EX-OR15) 출력을 논리연산하는 제16 익스크루시브 오아 게이트(EX-OR16)로 구성되는 제3 비교부(10)로 이루어진다.
상기한 구성을 갖는 패리티 구현회로에 대한 동작관계는 다음과 같다.
먼저, 전체적인 동작관계를 간단히 살펴보면 데이터 라이트시 라이트 신호가 액티브되면 8비트의 입력데이터와 패리티 입력신호(Parity In)가 첨부도면 도 1의 패리티 검사부(4)로 인가되고 여기에서 사용되는 패리티가 짝수 패리티(Even Parity)인지 홀수 패리티(Odd Parity)인지를 분석하여 셋 모드신호(Set Mode)를 결정하고 또한 인가된 데이터의 에러유무를 검사하게 된다.
이러한 검사결과는 에러플랙값으로 나타나고 이어 상기 셋 모드신호(Set Mode)와 에러플랙신호(Err Flag)는 패리티 발생부(5)로 인가된다.
다음, 데이터 리드시 상기 데이터 입/출력 버퍼(2)에 저장되어 있는 출력데이터가 상기 패리티 발생부(5)로 인가되어 짝수 패리티(Even Parity)와 홀수 패리티(Odd Parity)를 생성하고 이렇게 생성된 패리티들은 상기 패리티 검사부(4)로부터 인가되는 셋 모드신호(Set Mode) 및 에러플랙신호(Err Flag)의 상태에 따라 적절한 패리티를 결정하여 패리티 출력신호(Parity Out)를 발생시킨다.
이를 좀더 구체적으로 살펴보면 다음과 같다.
데이터 입/출력부(1)로부터 인가되는 8비트 데이터는 패리티 입/출력부(3)로 인가되는 패리티 입력신호(Parity In)와 함께 패리티 검사부(4)로 입력된다.
상기 패리티 검사부(4)에서는 입력된 이 신호들을 익스크루시브 오아 연산하여 제1 전달부(7) 입력단으로 보낸다.
다음, 상기 제1 전달부(7)에서는 입력된 이 신호를 라이트 신호의 라이징 에지에서 출력하여 셋 모드신호(Set Mode)를 발생시킨다.
이때 발생되는 셋 모드신호(Set Mode)는 짝수 패리티(Even Parity)를 사용할 경우에는 로직 로우, 홀수 패리티(Odd Parity)를 사용할 경우에는 로직 하이를 갖는다.
이어, 상기 셋 모드신호(Set Mode)는 패리티 발생부(5)로 출력됨과 동시에 제2 전달부(8)의 디플립플롭으로 인가되고 라이트 신호의 라이징 에지에서 출력되어 상기 셋 모드신호(Set Mode)와 함께 제2 비교부(9)로 입력된다.
다음, 상기 제2 비교부(9)에서는 상기 제1 전달부(7)의 출력인 셋 모드신호(Set Mode)와 상기 제2 전달부(8)의 출력을 상호 비교하게 된다.
가령, 상기 두 신호가 다를 경우에는 패리티 에러가 발생된 경우로 이때 에러플랙신호(Err Flag)가 로직 하이를 출력하여 패리티 에러가 발생되었음을 표시한다.
다음, 상기 데이터 입/출력 버퍼(2)로부터 인가되는 출력데이터는 상기 패리티 발생부(5)의 제2 로직회로(18)를 통해 짝수 패리티(Even Parity)를 생성하고 상기 짝수 패리티(Even Parity)는 제1 반전부(11)를 거쳐 홀수 패리티(Odd Parity)로 반전되어 각각 상기 제2 선택부(12)로 인가된다.
한편, 상기 패리티 검사부(4)에서 생성된 셋 모드신호(Set Mode)는 상기 제1 선택부(13)의 일측단자로 인가되며 제2 반전부(15) 또한 상기 셋 모드신호(Set Mode)를 반전시켜 상기 제1 선택부(13)의 타측단자로 인가시켜 에러플랙신호(Err Flag)의 상태에 따라 하나의 선택신호를 출력하여 상기 제2 선택부(12)의 선택단으로 입력된다.
다음, 상기 제2 선택부(12)에서는 상기 제1 선택부(13)의 출력신호의 상태에 따라 패리티 값을 결정하여 제3 전달부(14)로 출력하며 상기 제3 전달부(14)에서는 리드신호의 라이징 에지에서 패리티 출력신호(Parity Out)를 발생시키게 된다.
이상에서 살펴본 바와 같이, 본 발명은 패리티 로직을 메모리 소자 내부에 구현하므로 써 시스템 원가를 절감할 수 있으며 제작을 용이하게 할 수 있는 효과를 얻을 수가 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 양방향 데이터 전송이 이루어지는 데이터 입/출력부와;
    라이트 및 리드 동작시 상기 데이터 입/출력부로 입/출력되는 입/출력데이터를 버퍼링하는 데이터 입/출력 버퍼와;
    라이트 및 리드 동작시 패리티 입/출력신호를 입/출력하는 패리티 입/출력부와;
    라이트 동작시 상기 입력데이터 및 패리티 입력신호를 수신하여 라이트 신호의 라이징 에지에서 현재 사용중인 패리티가 짝수 패리티인지 홀수 패리티인지를 결정하는 셋 모드신호와 전송 데이터의 패리티 에러유무를 나타내는 에러플랙신호를 발생시키는 패리티 검사수단과;
    리드 동작시 상기 데이터 입/출력 버퍼에 저장되어 있는 출력데이터를 입력받아 짝수 패리티 및 홀수 패리티를 생성하며 상기 에러플랙신호의 상태에 따라 출력되는 상기 셋 모드신호에 의해 패리티를 결정하여 리드신호의 라이징 에지에서 패리티 출력신호를 발생시키는 패리티 발생수단을 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치
  2. 제 1 항에 있어서,
    상기 패리티 검사수단은 다수개의 입력데이터를 논리 연산하는 로직회로와;
    상기 로직회로의 출력 및 패리티 입력신호에 의해 패리티 에러를 검사하는 제1 비교수단과;
    상기 제1 비교수단의 출력을 입력받아 라이트 신호의 라이징 에지에서 현재 사용중인 패리티가 짝수 패리티인지 홀수 패리티인지를 결정하는 셋 모드신호를 출력하는 제1 전달수단과;
    라이트 신호의 라이징 에지에서 인가된 상기 셋 모드신호를 전달하는 제2 전달수단과;
    상기 제1 전달수단 및 제2 전달수단의 출력신호를 상호 비교하여 패리티 에러유무를 나타내는 에러플랙신호를 발생시키는 제2 비교수단을 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  3. 제 2 항에 있어서,
    상기 제1 비교수단과 제2 비교수단은 익스크루시브 오아 게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  4. 제 2 항에 있어서,
    상기 제1 전달수단과 제2 전달수단은 디플립플롭을 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  5. 제 2 항에 있어서,
    상기 로직회로는 다수개의 익스크루시브 오아 게이트를 사용하여 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  6. 제 1 항에 있어서,
    상기 패리티 발생수단은 다수개의 출력데이터를 논리 연산하여 짝수 패리티를 생성하는 로직회로와;
    상기 짝수 패리티를 반전시켜 홀수 패리티를 발생시키는 제1 반전수단과;
    상기 셋 모드신호를 반전출력하는 제2 반전수단과;
    상기 셋 모드신호 및 제2 반전수단의 출력을 입력받아 상기 에러플랙신호의 상태에 따라 선택된 하나의 출력을 발생시키는 제1 선택수단과;
    짝수 패리티 및 홀수 패리티를 입력받으며 상기 제1 선택수단의 출력상태에 따라 하나의 패리티를 선택결정하는 제2 선택수단과;
    상기 제2 선택수단의 출력신호를 인가 받으며 리드신호의 라이징 에지에서 패리티 출력신호를 발생시키는 전달수단을 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  7. 제 6 항에 있어서,
    상기 로직회로는 다수개의 익스크루시브 오아 게이트를 사용하여 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  8. 제 6 항에 있어서,
    상기 제1 선택수단과 제2 선택수단은 먹스회로를 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
  9. 제 6 항에 있어서,
    상기 전달수단은 디플립플롭을 구비함을 특징으로 하는 반도체 메모리 소자의 패리티 구현장치.
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