KR100244252B1 - 병렬버스 시스템의 데이타 전송장치 - Google Patents

병렬버스 시스템의 데이타 전송장치 Download PDF

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Abstract

입력 모드시 정확한 패리티 정보를 데이타와 같은 시간에 매스터부에 전달하여 빠른 데이타 처리를 하기위한 병렬버스 시스템의 데이타 전송장치에 관한 것으로서, 매스터부와 외부장치간의 데이타 전송장치에 있어서, 매스터부에 입출력되는 데이타에 따른 패리티를 생성하는 제 1 패리티 발생부와, 입출력 장치내에 위치하며 전송모드에 따라 패리티를 생성하는 제 2 및 제 3 패리티 발생부와, 발생된 패리티 비트를 체크하여 데이타의 정,오를 판단하는 패리티 체크부와, 패리티 체크부에 선택적으로 제 2 및 제 3 패리티 발생부의 출력을 공급하는 먹스부를 포함하여 구성되므로, 외부장치로 부터 매스터부로 데이타가 전달되는 입력모드시 정확한 패리티 정보를 데이타와 같은 시간에 매스터부에 전달함으로써 빠르고 정확하게 외부장치로 부터 전달되는 데이타의 옳고 그름을 구별할수 있어 데이타의 처리를 빠르게 할 수 있다.

Description

병렬버스 시스템의 데이타 전송장치{Data transmission device in parrell bus system}
본 발명은 병렬버스(Parallel Bus) 구조를 갖는 입출력 처리 시스템에 관한 것으로서, 특히 주장치(Master Unit)에서 외부 병렬버스를 이용하여 원거리의 입출력장치에 데이타를 쓰거나 읽을때 신뢰성을 향상시키기 위한 병렬버스 시스템의 데이타 전송장치에 관한 것이다.
도 1은 외부 병렬버스를 이용하여 CPU 등을 포함한 주장치 및 외부장치와의 데이타를 전송하는 종래 기술에 따른 병렬버스 시스템의 데이타 전송장치를 나타낸 회로 구성도로써, 데이타를 읽고 쓰는 매스터부(10)와, 매스터부(10)와 외부장치(도시되지 않음)와의 데이타 전송을 위한 입출력 장치(11)와, 매스터부(10)와 입출력 장치(11)를 연결하는 리드 라인(
Figure pat00001
)과, 워드 라인(
Figure pat00002
) 및 8비트의 데이타 버스 라인(12)과, 리드 라인(
Figure pat00003
)과 접속되며 데이타 버스 라인(12) 상의 데이타로 부터 발생하는 패리티(Parity)를 전송하는 패리티 라인(13)과, 입출력 장치(11)의 입력모드 및 출력모드를 절환하는 모드 절환 스위치(14)로 구성된다.
여기서, 매스터부(10)는 데이타의 전송을 위한 양방향의 입출력 버퍼부(15)와, 매스터부(10)로 입력 및 출력되는 데이타에 따른 패리티를 발생하는 제 1 패리티 발생부(16)로 구성된다. 또한, 입출력 장치(11)는 매스터부(10)에서 전송되는 데이타를 외부 장치로 출력하는 출력 버퍼부(17)와, 출력 버퍼부(17)를 통해 데이타가 전송되는 일정시간 동안 데이타를 유지하는 출력유지 버퍼부(18)와, 외부 장치로 부터 입력되는 데이타를 순차적으로 저장하는 제 1 및 제 2 입력 버퍼부(19,20)와, 제 2 버퍼부(20)를 거친 데이타의 패리티를 발생하는 제 2 패리티 발생부(21)와, 제 1 패리티 발생부(16)에서 발생한 패리티를 체크하여 그 값을 출력하는 패리티 체크부(22)와, 패리티 체크부(22)의 출력값에 따라 출력 버퍼부(17)와 출력유지 버퍼부(18)를 선택하여 연결하는 버퍼 선택 래치부(23)와, 제 2 패리티 발생부(21)에서 발생한 패리티를 버퍼링하여 패리티 라인(13)에 인가하는 버퍼(B1)로 구성된다. 여기서, 패리티 체크부(22)는 익스클로시브 오어(Exclusive OR) 게이트이다.
이와같이 구성되는 병렬버스 시스템의 데이타 전송장치의 동작을 설명하면 다음과 같다.
먼저, 매스터부(10)에서 입출력 장치(11)를 거쳐 외부장치에 데이타를 전송하고자 하면, 매스터부(10)는 입출력 버퍼(15)를 통해 데이타 버스 라인(12)에 출력하고자 하는 데이타를 싣고, 워드 라인(
Figure pat00004
)을 통해 쓰기 제어신호를 출력한다. 이때, 제 1 패리티 발생부(16)는 입출력 버퍼(15)를 통해 출력하고자 하는 데이타를 동시에 받아들여서 그 데이타에 따른 패리티를 생성하고, 생성된 패리티를 패리티 라인(13)에 실어 입출력 장치(11)의 패리티 체크부(22)로 출력한다.
그리고, 패리티 체크부(22)는 그 패리티 비트를 체크한후 그 값을 버퍼 선택 래치부(23)로 출력한다. 출력 버퍼부(17)는 그 판단값에 따라 데이타 버스 라인(12) 상의 데이타를 외부장치로 출력하고, 출력 유지 버퍼부(18)는 다른 쓰기 제어신호가 입력되기 전까지 출력 버퍼부(17)에서 외부장치로 출력되는 데이타를 일정시간 동안 유지한다. 이때, 버퍼 선택 래치부(23)는 패리티 체크부(22)의 판단값과 매스터부(10)로 부터 출력되는 다른 쓰기 제어신호를 인가받아 출력 유지 버퍼부(17)와 출력 버퍼부(18)를 선택적으로 동작시킨다.
한편, 외부장치에서 매스터부(10)로 데이타를 입력하고자 하면, 모드 절환 스위치(14)를 오프시키면 출력 버퍼부(17) 및 출력유지 버퍼부(18)는 플로팅(Floating) 상태가 되어 입출력 장치(11)가 입력모드로 전환되어 매스터부(10)에서 리드 라인(
Figure pat00005
)을 통해 읽기 제어신호를 출력한다. 제 1 및 제 2 입력 버퍼부(19,20)는 외부장치에서 입력되는 데이타를 순차적으로 읽어들여 데이타 버스 라인(12)에 실고, 제 2 패리티 발생부(21)는 제 2 입력 버퍼부(20)에서 출력되는 데이타를 입력받아 그 데이타에 따른 패리티를 발생하여 버퍼(B1)에서 버퍼링한후 패리티 라인(13)에 실어 매스터부(10)로 출력한다.
매스터부(10)의 입출력 버퍼부(15)는 데이타 버스 라인(12)를 통해 입력되는 데이타를 받아 들이고, 제 1 패리티 발생부(16)는 입출력 버퍼부(15)로 입력되는 데이타에 따른 패리티를 생성하여 패리티 라인(13)을 통해 입력되는 패리티와 비교하여 매스터부(15)에 입력되는 데이타의 옳고 그름을 판별하고, 매스터부(10)는 그 판별에 따라 입력되는 데이타를 읽어 처리한다.
이와같이 구성되는 종래 기술에 따른 병렬버스 시스템의 데이타 전송장치는 매스터부(10)로 데이타가 입력되는 입력 모드시 도 2a 내지 도 2e와 같은 동작 파형을 나타내는데, 도 2a와 같은 데이타가 외부장치로 부터 입출력 장치에 입력되면 도 2b와 같이 읽기 제어신호가 출력된다. 그리고, 도 2c와 같이 입력되는 데이타가 읽기 제어신호가 발생하는 구간동안에서 데이타 버스 라인에 실리고, 도 2d와 같이 이 데이타에 따른 패리티가 발생한다. 이때, 입력되는 데이타가 제 1 및 제 2 입력 버퍼부(19,20)를 거친후 제 2 패리티 발생부(21)에서 패리티를 생성하므로 도 2d에서와 같이 패리티 값의 변화가 나타나는 트랜지션 구간(B)이 발생한다. 그러므로 도 2e와 같이 입력되는 데이타가 정확하게 매스터부(10)로 전부 입력되지 못한다.
종래 기술에 따른 병렬버스 시스템의 데이타 전송장치는 외부장치로 부터 입력되는 데이타의 패리티 발생이 입력 버퍼부를 거친후 패리티 발생부에서 발생하는 패리티가 변화가 나타나는 트랜지션 구간이 존재하게 되어 정확한 패리티가 생성되지 못하게 되어 매스터부에 잘못된 데이타가 전송되는 문제점이 있다.
따라서, 본 발명은 종래 기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 입력 모드시 정확한 패리티 정보를 데이타와 같은 시간에 매스터부에 전달하여 빠른 데이타 처리를 하기위한 병렬버스 시스템의 데이타 전송장치를 제공함에 있다.
도 1은 종래 기술에 따른 병렬버스 시스템의 데이타 전송장치를 나타낸 회로 구성도,
도 2a 내지 도 2e는 도 1 각부의 출력 타이밍도,
도 3은 본 발명에 따른 병렬버스 시스템의 데이타 전송장치를 나타낸 회로 구성도,
도 4a 내지 도 4e는 도 3 각부의 출력 타이밍도이다.
도면의 주요 부분에 대한 부호의 설명
40 : 매스터부 41 : 입출력 장치
42 : 데이타 버스 라인 43 : 패리티 라인
44 : 모드 절환 스위치 45 : 제 2 패리티 발생부
46 : 제 3 패리티 발생부 47 : 먹스(MUX)부
48 : 패리티 체크부 49 : 버퍼선택 래치부
50 : 출력 버퍼부 51 : 출력유지 버퍼부
52 : 입출력 버퍼부 53 : 제 1 패리티 발생부
54, 55 : 제 1, 제 2 입력 버퍼부
본 발명에 따른 병렬버스 시스템의 데이타 전송장치는 매스터부와 외부장치간의 데이타 전송장치에 있어서, 매스터부에 입출력되는 데이타에 따른 패리티를 생성하는 제 1 패리티 발생부와, 입출력 장치내에 위치하며 전송모드에 따라 패리티를 생성하는 제 2 및 제 3 패리티 발생부와, 발생된 패리티 비트를 체크하여 데이타의 정,오를 판단하는 패리티 체크부와, 패리티 체크부에 선택적으로 제 2 및 제 3 패리티 발생부의 출력을 공급하는 먹스부를 포함하여 구성됨에 그 특징이 있다.
이하, 본 발명에 따른 병렬버스 시스템의 데이타 전송장치를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 병렬버스 시스템의 데이타 전송장치를 나타낸 회로 구성도이고, 도 4a 내지 도 4e는 도 3 각부의 출력 타이밍도이다.
도 3을 참조하여 그 구성을 설명하면, 데이타를 읽고 쓰는 매스터부(40)와, 매스터부(40)와 외부장치(도시되지 않음)와의 데이타 전송을 위한 입출력 장치(41)와, 매스터부(40)와 입출력 장치(41)를 연결하는 8비트의 데이타 버스 라인(42)와, 데이타 버스 라인(42)상의 데이타로 부터 발생하는 패리티(Parity)를 전송하는 패리티 라인(43)과, 데이타 라인(42)에 의해 전송되는 데이타의 읽기 및 쓰기를 제어하는 리드 및 워드라인(
Figure pat00006
,
Figure pat00007
)과, 입출력 장치(41)의 입력모드 및 출력모드를 절환하는 모드 절환 스위치부(44)로 구성된다.
여기서, 입출력 장치(41)는 입력 모드시 외부장치로 부터 입력되는 데이타에 따른 패리티를 발생하는 제 2 패리티 발생부(45)와, 출력 모드시 매스터부(40)에서 출력된 데이타 라인(42) 상의 데이타에 따른 패리티를 발생하는 제 3 패리티 발생부(46)와, 워드 라인(
Figure pat00008
)의 읽기 제어신호에 의해 제 2 및 제 3 패리티 발생부(45,46)의 각각의 출력을 멀티 플렉싱하여 출력하는 먹스부(47)로 구성되며, 그 외의 구성은 종래 기술과 동일하므로 이에 대한 상세한 구성 설명을 생략하기로 한다.
이와 같이 구성된 본 발명에 따른 병렬버스 시스템의 데이타 전송장치의 동작을 설명하면 다음과 같다.
매스터부(40)에서 입출력 장치(41)를 거쳐 외부장치에 데이타를 전송하고자 하면, 먼저 매스터부(40)는 입출력 버퍼(52)를 통해 데이타 버스 라인(42)에 출력하고자 하는 데이타를 싣고, 워드 라인(
Figure pat00009
)을 통해 쓰기 제어신호를 출력한다. 이때, 제 1 패리티 발생부(53)는 입출력 버퍼(52)를 통해 출력하고자 하는 데이타를 입력받아 그 데이타에 따른 패리티를 생성하고, 생성된 패리티를 패리티 라인(43)에 실어 입출력 장치(41)의 패리티 체크부(48)로 출력한다.
그리고, 제 3 패리티 발생부(46)는 데이타 라인(42)상의 데이타에 따른 패리티(P1)를 생성하여 리드 라인(
Figure pat00010
)을 통해 출력되는 읽기 제어신호에 의해 동작되는 먹스부(47)의 동작에 의해 패리티 체크부(48)로 출력한다. 패리티 체크부(48)는 입력되는 제 1 패리티 발생부(53)의 출력과 제 3 패리티 발생부(46)의 출력을 비교하여 전송도중에 발생하는 오차를 체크하여 그 값을 버퍼 선택 래치부(49)로 출력한다.
출력 버퍼부(50)는 그 체크값에 따라 데이타 버스 라인(42) 상의 데이타를 외부장치로 출력하고, 출력 유지 버퍼부(51)는 다른 쓰기 제어신호가 입력되기 전까지 출력 버퍼부(50)에서 외부장치로 출력되는 데이타를 일정시간 동안 유지한다. 이때, 버퍼 선택 래치부(49)는 패리티 체크부(48)의 체크값과 매스터부(40)로 부터 출력되는 다른 쓰기 제어신호를 인가받아 출력 버퍼부(50)와 출력 유지 버퍼부(51)를 선택적으로 동작시킨다.
한편, 외부장치에서 매스터부(40)로 데이타를 입력하고자 하면, 모드 절환 스위치(44)를 오프시키면 출력 버퍼부(50) 및 출력유지 버퍼부(51)는 플로팅(Floating) 상태가 되어 입출력 장치(41) 입력모드로 전환되어 매스터부(40)에서 읽기 제어신호를 출력한다.
그리고, 제 1 및 제 2 입력 버퍼부(54,55)는 외부장치에서 입력되는 데이타를 순차적으로 읽어들여 데이타 버스 라인(42)에 실고, 제 2 패리티 발생부(45)는 제 1 입력 버퍼부(54)에서 출력되는 데이타를 입력받아 그 데이타에 따른 패리티(P2)를 발생하여 리드 라인(
Figure pat00011
)을 통해 출력되는 읽기 제어신호에 의해 동작되는 먹스부(47)의 동작에 따라 매스터부(40)로 출력한다.
매스터부(40)의 입출력 버퍼부(52)는 데이타 버스 라인(42)를 통해 입력되는 데이타를 받아 들이고, 제 1 패리티 발생부(53)는 입출력 버퍼부(52)로 입력되는 데이타에 따른 패리티를 생성하고, 패리티 라인(43)을 통해 입력되는 패리티와 비교하여 매스터부(40)에 입력되는 데이타를 체크하고, 매스터부(40)는 그 체크되어 입력되는 데이타를 읽어 처리한다.
이와같이 구성되는 본 발명에 따른 병렬버스 시스템의 데이타 전송장치는 매스터부(40)로 데이타가 입력되는 입력 모드시 도 4a 내지 도 4e와 같은 동작 파형을 나타내는데, 도 4a와 같은 데이타가 외부장치로 부터 입출력 장치에 입력되면 도 4b와 같이 읽기 제어신호가 출력된다. 그리고, 도 4c와 같이 입력되는 데이타가 읽기 제어신호가 발생하는 구간동안에서 데이타 버스 라인에 실리고, 도 4d와 같이 이 데이타에 따른 패리티가 발생한다. 그러므로 도 4e와 같이 입력되는 데이타와 동시에 패리티가 발생하여 정확하게 매스터부(40)로 전부 입력된다.
본 발명에 따른 병렬버스 시스템의 데이타 전송장치는 외부장치로 부터 매스터부로 데이타가 전달되는 입력모드시 정확한 패리티 정보를 데이타와 같은 시간에 매스터부에 전달함으로써 빠르고 정확하게 외부장치로 부터 전달되는 데이타의 옳고 그름을 구별할수 있어 데이타의 처리를 빠르게 할 수 있는 효과가 있다. 또한, 데이타 전송이 일어나는 출발지점에서 패리티를 생성하여 데이타와 함께 전송하고, 데이타의 수신측에서도 전송된 데이타에 따른 패리티를 생성하여 두개의 패리티를 비교하여 데이타의 옳고 그름을 판별함으로써 잘못된 데이타의 입출력을 방지할 수 있는 효과도 있다.

Claims (1)

  1. 입/출력 장치를 통해 매스터부와 외부장치간의 데이터 전송에 있어서,
    매스터부로 입출력되는 데이터에 따른 패리티를 발생하는 제 1 패리티 발생부와,
    상기 외부장치에서 입력되는 데이터를 순차적으로 버퍼링하여 데이터 버스로 전달하는 제 1, 제 2 입력 버퍼부와,
    상기 입/출력 장치내에 위치하며 외부장치에서 매스터부로의 데이터 입력시 상기 제 1 입력 버퍼부의 출력 데이터로부터 패리티를 발생하는 제 2 패리티 발생부와,
    상기 입/출력 장치내에 위치하며 매스터부에서 외부장치로의 데이터 출력 시 상기 매스터부와 상기 입/출력 장치간에 연결된 데이터 버스에 실린 데이터에 따른 패리티를 발생하는 제 3 패리티 발생부와,
    데이터 입력 모드 제어신호에 의해 제어되며 상기 제 2 패리티 발생부의 출력과 제 3 패리티 발생부의 출력중 어느 하나를 선택하여 출력하는 먹스부와,
    상기 먹스부의 출력과 상기 제 1 패리티 발생부의 출력을 비교하여 데이터의 옳고 그름을 판단하는 패리티 체크부를 포함하여 구성되는 것을 특징으로 병렬 버스 시스템의 데이터 전송 장치.
KR1019970008817A 1997-03-14 1997-03-14 병렬버스 시스템의 데이타 전송장치 KR100244252B1 (ko)

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