JPS5870498A - メモリデ−タ補償方式 - Google Patents
メモリデ−タ補償方式Info
- Publication number
- JPS5870498A JPS5870498A JP56168657A JP16865781A JPS5870498A JP S5870498 A JPS5870498 A JP S5870498A JP 56168657 A JP56168657 A JP 56168657A JP 16865781 A JP16865781 A JP 16865781A JP S5870498 A JPS5870498 A JP S5870498A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bit
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は単一ビットのメモリ障害の補償に関するもので
ある。
ある。
従来、メモリ内データの単一障害を補償する方式はエラ
ー訂正コード方式がある。この方式は補償すべきメモリ
データに見合う冗長ビットを付加し、障害時障害ビット
の位置を判別し、訂正を行なうことが可能である。この
方式はメモリデータのデータ長に応じて冗長ビットが増
加するので不経済である。
ー訂正コード方式がある。この方式は補償すべきメモリ
データに見合う冗長ビットを付加し、障害時障害ビット
の位置を判別し、訂正を行なうことが可能である。この
方式はメモリデータのデータ長に応じて冗長ビットが増
加するので不経済である。
本発明の目的は単一メモリ障害を補なうため、メモリデ
ータ及びパリティビット以外に１ピツトの補償ビットを
設けることにより、障害ビット位置の情報を論理操作に
より補償ピントに置換すしめる方式を提供するにある。
ータ及びパリティビット以外に１ピツトの補償ビットを
設けることにより、障害ビット位置の情報を論理操作に
より補償ピントに置換すしめる方式を提供するにある。
本発明の要点は単一メモリ障害に対して、１ビツトの補
償ビットを置くことにより、障害発生後機能的に障害ビ
ットを補償ビットに置換えるような論理操作を行なう方
法を採用した。
償ビットを置くことにより、障害発生後機能的に障害ビ
ットを補償ビットに置換えるような論理操作を行なう方
法を採用した。
このようにして単一障害が発生しても補償ビットを利用
することにより、データ処理を中断することなく進める
ことができ、効率をあげることができる。
することにより、データ処理を中断することなく進める
ことができ、効率をあげることができる。
本発明の一実施例について第１図の構成図を参照し説明
する。第１図に示した一実施例はメモリψ７）１とパリ
ティチェック回路（ＰＣ）２と補償用ビット（Ｃ） ３
、メモリレジスタ（ＭＲ）４、データ反転回路（ＩＮ
Ｖ）５とこれらを制御する回路（ＣＴＬ）６を有してい
る。メモリＱ司１から制御回路（ＣｒＬ）６の指示によ
りデータを読出しメモリレジスタ（ＭＲ）４に設定する
。それと同時にデータのパリティチェックをパリティチ
ェック回路（ｐＣ） ２により行ない、その結果エラー
であると制御回路（Ｃ’ｒＬ）６は当初型０〃であった
補償ピッ）（（？）３を蓼１〃にセットし、Ｃを除く読
出したメモリレジスタ（ｌｌｌＲ） ４の内容をデータ
反転回路（ＩＮＦ） ５により反転させ、メモリφ力１
に蓄積する。蓄積時のデータアドレスは読出したアドレ
スと同じである。エラーでない場合はデータ反転、補償
ビットセットもない、次にエラーを含むデータのアドレ
スを制御回路（ＣＴＬ） ６がアクセスした場合、補償
ビット（Ｃ）３が電１〃であるので、反転回路（ＩＮｌ
ｆ）５はデータを反転する。このようなデータ処理の流
れを第２図に示す。
する。第１図に示した一実施例はメモリψ７）１とパリ
ティチェック回路（ＰＣ）２と補償用ビット（Ｃ） ３
、メモリレジスタ（ＭＲ）４、データ反転回路（ＩＮ
Ｖ）５とこれらを制御する回路（ＣＴＬ）６を有してい
る。メモリＱ司１から制御回路（ＣｒＬ）６の指示によ
りデータを読出しメモリレジスタ（ＭＲ）４に設定する
。それと同時にデータのパリティチェックをパリティチ
ェック回路（ｐＣ） ２により行ない、その結果エラー
であると制御回路（Ｃ’ｒＬ）６は当初型０〃であった
補償ピッ）（（？）３を蓼１〃にセットし、Ｃを除く読
出したメモリレジスタ（ｌｌｌＲ） ４の内容をデータ
反転回路（ＩＮＦ） ５により反転させ、メモリφ力１
に蓄積する。蓄積時のデータアドレスは読出したアドレ
スと同じである。エラーでない場合はデータ反転、補償
ビットセットもない、次にエラーを含むデータのアドレ
スを制御回路（ＣＴＬ） ６がアクセスした場合、補償
ビット（Ｃ）３が電１〃であるので、反転回路（ＩＮｌ
ｆ）５はデータを反転する。このようなデータ処理の流
れを第２図に示す。
誤りデータの自動補償の変遷を障害％ Ｑ ／／ｊｈ
１＃スタツクについて示した。障害１〃→墾０〃の場合
も同じである。
１＃スタツクについて示した。障害１〃→墾０〃の場合
も同じである。
流れの中の正常処理は通常の命＜＝ｉ＜ＪＲ）又はデー
タ（Ａｌｌｌ）処理を意味している。流れの■、■は障
害であることはすでに判明しているのでソフトでＣ−＋
及びデータの反転を行なっても問題ない。
タ（Ａｌｌｌ）処理を意味している。流れの■、■は障
害であることはすでに判明しているのでソフトでＣ−＋
及びデータの反転を行なっても問題ない。
第１図は本発明によるメモリと関連回路のブロック図、
第２図は動作フローとデータの変遷例を示した図である
。 １・・・メモリ、 ２・・・パリティチェック回路、 ４・・・メモリレジスタ、５・・・反転回路、６・・・
制御回路。 代理人弁理士 薄 １）利 幸 才 １ 日 （ 才 ２ 図 わ ｔｏｏｏｏ 止常処理
第２図は動作フローとデータの変遷例を示した図である
。 １・・・メモリ、 ２・・・パリティチェック回路、 ４・・・メモリレジスタ、５・・・反転回路、６・・・
制御回路。 代理人弁理士 薄 １）利 幸 才 １ 日 （ 才 ２ 図 わ ｔｏｏｏｏ 止常処理
Claims (1)
- １、 メモリ、メモリパリティチェック回路、データ反
転回路、メモリデータ補償用回路及びそれらを制御する
制御回路からなり、メモリ単一障害（パリティチェック
不良）時補償ビットに気１〃をたて、不良メモリデータ
を反転し再書き込みを行ない、再読出し時、補償ビット
の一１Ｎの有無により反転動作を決定するメモリデータ
補償方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168657A JPS5870498A (ja) | 1981-10-23 | 1981-10-23 | メモリデ−タ補償方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168657A JPS5870498A (ja) | 1981-10-23 | 1981-10-23 | メモリデ−タ補償方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870498A true JPS5870498A (ja) | 1983-04-26 |
Family
ID=15872080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168657A Pending JPS5870498A (ja) | 1981-10-23 | 1981-10-23 | メモリデ−タ補償方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7255533B2 (en) | 2004-11-19 | 2007-08-14 | Nidec Corporation | Centrifugal fan |
| GB2551281A (en) * | 2015-03-02 | 2017-12-13 | Mitsubishi Electric Corp | Sirocco fan and indoor unit of air conditioner using this sirocco fan |
| US11592032B2 (en) * | 2017-10-31 | 2023-02-28 | Mitsubishi Electric Corporation | Centrifugal fan, air-sending device, air-conditioning apparatus, and refrigeration cycle apparatus |
-
1981
- 1981-10-23 JP JP56168657A patent/JPS5870498A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7255533B2 (en) | 2004-11-19 | 2007-08-14 | Nidec Corporation | Centrifugal fan |
| GB2551281A (en) * | 2015-03-02 | 2017-12-13 | Mitsubishi Electric Corp | Sirocco fan and indoor unit of air conditioner using this sirocco fan |
| US11592032B2 (en) * | 2017-10-31 | 2023-02-28 | Mitsubishi Electric Corporation | Centrifugal fan, air-sending device, air-conditioning apparatus, and refrigeration cycle apparatus |
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