JPS5940400A - 半導体外部記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は計算機等における主記憶装置（以下、主メモリ
）と半導体外部記憶装置（以下、半導体外部メモリ）間
のデータ転送を制御する半導体外部記憶制御装置（以下
、外部メモリコントローラ）に関する。

〔発明の技術的背景とその問題点〕

従来の外部メモリには、磁気ディスク装置、磁気ドラム
装置などの回転系のメモリが多く用いられていた。しか
し、最近では半導体素子の高性能化に伴ない中央処理装
置（以下、ｃｐｕ）あるいはその他の周辺装置の高速化
が進み、従来の回転系メモリに代えて半導体メモリが多
く用いられるようになってきた。

半導体メモリは、いわゆる静止型の外部メモリに属し、
大容量化が可能でアクセス時間が速く。

価格面においても優れている。しかし、半導体メモリは
その構造上電源がしゃ断された場合には記憶内容が揮発
してしまうという不都合がある。実際には、停電等によ
り電源がしゃ断された場合にはただちにバックアップ電
源に切替える等の手段によシ手当てしている。しかし、
バックアップ電源の多くはバッテリーを使用するもので
あり、停電がバッテリ容量を越えて長時間に及ぶ場合に
は記憶内存が消失するっ 従来では、外部メモリの記憶内存が揮発したとしても正
確にその事実を知る手段がなく、揮発あるいは誤データ
となったデータをそのまま使ってしまうという不具合が
あった。

〔発明の目的〕

本発明はかかる従来の不具合を解消すべく、外部メモリ
の内界が何らかの原因により揮発している場合、その事
実を記憶し、計算機のエラー動作を防止しうる半導体外
部メモリコントローラを提供することを目的とする。

〔発明の概要〕

上記目的を達成するために、本発明による半導体外部メ
モリコントローラは、半導体外部メモリの記憶内容が揮
発したことを示す揮発検出信号を記憶する回路を設け、
当該記憶回路に基づいてデータ転送等に制限を加えるよ
うにした点に特徴を有する。

この場合、主メモリと半導体外部メモリとの数の関係が
、ｉ　：１．ｉ　：Ｎ、Ｎ：１　、ＮＵＮの態様のシス
テムに適用可能である。

また１本発明において前記揮発検出信号記憶回路に基づ
く制限とは、上述のデータ転送の制限（すなわち、デー
タ転送の禁止）の他、当該外部メモリへのアクセスの禁
止、当該外部メモリの表示等をも含むものとする。

かかる構成を有する本発明によれば、半導体外部メモリ
の記憶内存が抽発したことを正確に認識することができ
、したがって誤シデータに基づいて計算処理してしまう
ようなことを防止できる。

〔発明の実施例〕

！！実施例　　第１図に本発明による半導体外部メモリ
コントローラを用いた第１の実施例を示す。舶１図にお
いで、符号１はηブシステムを示しており、主メモリ３
．ＣＰＵ２を備えてい５ｏ４は本発明の対象となる外部
メモリコントローラを示しており、ＣＰＬＪ２の指令に
基づいて半導体外部メモリ５を制御し、当該半導体外部
メモリ５と主メモリ３間のｒ−夕転送を行う。すなわち
、この例はサブシステム１が１台に対し、半導体外部メ
モリ５が１台の組み合せからなるシステムに適用したも
のである。

外部メモリコントローラ４は半導体外部メモリ５の記憶
データが何らかの原因により揮発したこトラ記憶してお
くためのフリツプフ・１ツノ回路６Ａを有している。

い１、伺らかの原因、例えば電源のしゃ断等により半導
体外部メモリ５の記憶内存が揮発したとすると、外部メ
モリコントローラ４はフリップフロソノ回路６に記憶内
存が消えたことを示すフラッグをセットする。

一方、ＣＰＬＪ２から半導体外部メモリ５に対するアク
セス命令が出された場合、半導体外部メモリコントロー
ラ４は自己の持つフリップフロソノ回路６の内界を調べ
る。その結果、フリラグフロソノ回路６内にフラッグが
セットされていたとすると、半停体外部メモリ５内の１
−夕が揮発していることをＣＰＵ２に知らせるとともに
以後当該半導体外部メモリ５に対するアクセスを禁止す
る。

フラッグがセットされていない場合には通常の制御によ
シンータ転送やアクセスを行う。

なお、半導体外部メモリ５内のｒ−夕の揮発していた場
合は、その事実をオペレータに知らせるため、ＣＰＵ２
の詣今によりＣＲ７表示装置７に表示するようにしても
工い。その場合にはグログラムにより設定すればよい。

また、半導体外部メモリ５内のデータの揮発をバックア
ップするために不揮発性の外部メモリを並列使用するよ
うなシステムの場合、フリップフロツノ回路６のフラッ
グに基づいて不揮発性の外部メモリ側から半導体外部メ
モリ５にデータをそっくり書込んで以後の業務を続行す
ることができる。その場合にはＣＰＵ２からの指令によ
りフリップフロツノ回路６のフラッグをリセットし、Ｃ
ＲＴ７の表示を解除する。

、第」Ｌ寒Ｊ嶋烈、　　第２図は、ナシシステム１が１
台であるのに対し、半導体外部メモリを複数台（５ａ、
５ｂ・・・５ｎ）用いるシステムに本発明を適用した例
を示す。この実施例の場合、半導体外部メモリコントロ
ーラ４には各半導体外部メモリ５ａ、５ｂ・・・５ｎに
対応したフラッグを個別的にセット可能に複数の７リツ
プフロツノからなるフリップフロツノ回路６Ｂが設けら
れている。その他は同様なので説明は省略する。

いま、半導体外部メモリ５　ｎの記憶データが揮発して
いるとすると、対応するフリップフロツノ回路６Ｂにフ
ラッグがセットされる。したがって２ＣＰＵ２の指令に
よシ半導体外部メモリ５ｎにアクセス命令が出された場
合、外部メモリコントローラ４はフリップフロツノ回路
６Ｂの対応する部分のフラッグを調べ、半導体外部メモ
リ５ｎの記憶データが揮発していることｅｃＰＵ２に知
らせるとともに、以後当該半導体メモリ５ｎに対するア
クセスを禁止する。このアクセスの禁止は外部メモリコ
ントローラ４自身が行ってもよいし、ＣＰＵ２の命令に
基づいてもよい。その他、揮発の旨をＣＲＴ７に表示す
る等については第１図の場合と同様である。

このような構成とすることにより、揮発データをもつ半
導体外部メモリをアクセスして誤動作を招くことを防止
することができるとともに、いずれの半導体外部メモリ
の記憶データが正しいものかを明確に保証できる。

第３実施例　　第３図（ａ）は複数のサツシステムｌａ
、ｌｂ・・・１ｎによシ１つの半導体外部メモリ５を共
用するようなシステムに本発明を適用した例を示してい
る。この実施例の場合、外部メモリコントローラ４には
各サブシステムｌａ、ｌｂ・・・１ｎにそれぞれ対応し
たフラッグを個別的にセット可能なように複数の７リツ
プフロツノ回路からなるフリップフロツノ回路６Ｃが設
けられている。

いま、半導体外部メモリ５の記憶データが揮発している
ものとすると、フリップフロラ！回路軸の全てにフラッ
グがセットされる。もし、サブシステムｌａ、ｌｂ・・
・１ｎのいずれか、例えば１ａのＣＰＵ２ａから半導体
外部メモリ５にアクセス命令が出された場合、外部メモ
リコントａ−ラ４は対応する（この場合、ＣＰＵ２ａ）
フリップフロツノ回路のフラッグを調べ、半導体外部メ
モリ５の記憶データが揮発していることを当該ｃｐｕ２
ａに知らせる。そして当該半導体外部メモリ５に対する
アクセスを禁止する。このことは、他のｃｐｕ、他えば
２ｎからアクセス命令があった場合でも同様である。そ
の他は第１図、第２図と同様である。

このような構成とすることにより、複数のサブシステム
で１つの外部メモリを共用するようなシステムにおいて
、外部メモリの記憶データの信頼性を確認できる。

第４実施例　　第４図（ａ）は、複数のサブシステムＩ
ａ、ｌｂ・・・１ｎに対し、複数の半導体外部メモリ５
ａ　、　５ｂ・・・５ｎが本発明に係る外部メモリコン
トローラ４を介して接続された例を示している。この実
施例の場合、外部メモリコントローラ４には各半導体外
部メモＩＪ　５　ａ　、　５　ｂ・・・５ｎにそれぞれ
対応したフラッグを個別的にセット可能なように複数の
フリップフロツノ回路からなるフリップフロツノ回路６
Ｄが設けられている。

いま、半導体外部メモＩ７５　ｎの記憶データが揮発し
ているものとすると、それに対応するフリツノフロッグ
回路６Ｃにフラッグがセットされる。

もし、サブシステムｌａ、ｉｏ・・・１ｎのいずれか、
例えば１ａのＣＰＵ２ａから半導体外部メモＩ）　５ｎ
にアクセス命令が出された場合、外部メモリコントロー
ラ４はフリップフロツノ回路６Ｄの対応するフリップフ
ロップ回路のフラッグを調べ、半導体外部メモリ５　ｎ
の記憶データが揮発していることをＣＰＵ２ａならびに
他のサブシステムの各ｃｐｕに知らせる。そして当該半
導体外部メモリ５ｎに対するアクセスを禁止する。アク
セスの禁止は外部メモリコントローラ自身が行なっても
よいし、各ＣＰＵ２ａ　、２ｂ・・・２ｎからの命令に
基づくようにしてもよい。

このような構成とすることにより、各外部メモリの記憶
データの信頼性を個別的に向上することができる。

第３図（ｂ）はフリップフロッグ回路６ＤＫ谷半導体外
部メモＩＪ　５　ａ　、　５　ｂ・・・５ｃに対応して
個別的にフラッグをセットする場合のテーブルを示した
ものである。

一第」Ｌ寒ａ　　　第５図（ａ）は第４図のシステムを
さらに拡大し、複数のサブシステムｌａ、ｌｂ・・・１
ｎを１つのグループとし、そのグループを複数Ｓｌ　、
Ｓ２・・・Ｓｎ設け、外部メモリについても機数の外部
メモリ５ａ　、　５ｂ・・・５ｎを１つのグループとし
、そのグループを複数Ｍｌ　、Ｍ２　、・・・Ｍｎ設け
て構成されたシステムに本発明を適用した例を示すもの
である。

この実施例の場合、外部メモリコントローラ４には各サ
ブシステムグルー７’　３１　、Ｓ２・・・Ｓｎおよび
外部メモリグルーツＭｌ　、Ｍ２・・・ｒψｎにそれぞ
れ対応したフラッグをグループ単位で個別的にセット可
能なように複数のフリップフロップ回路からなるフリッ
プフロツノ回路６Ｅが設けられている。

なお、この実施例の場合のフラッグはアベイラブルフラ
ッグを用いる。その理由は、半導体外部メモリをグルー
プ単位で扱う場合、当該グループの中に１つでも記憶デ
ータが揮発したものがある場合、信頼性の面から好まし
くなく当該グループの全ての外部メモリが健全なデータ
を壱するものでなければならないからである。したがっ
て、この実施例では全ての外部メモリの記憶データが有
効である場合にのみ当該グループに対するフラグとして
アベイラブルフラッグを立てることとしたものである。

この場合のアベイラブルフラッグの組み合せテーブルを
第５図（ｂ）に示す。

次に動作を説明する。例えばサブシステムグルーｆＳｌ
と半導体外部メモリグループＭｎ　の場合で考える。サ
ブシステムグルー７’ＳＬ　におけるサブシステム１ａ
のＣＰＵから半導体外部メモリグループＭｎ　のメモＩ
Ｊ５ｎに対するアクセス命令が生じたとする。このとき
、外部メモリコントローラ４のフリップフロップ回路６
Ｅの半導体外部メモリグループＭｎ　に対応するフリラ
フ０フロツグ回路にアベイラブルフラッグが−ごットさ
れていた場合、当該アクセス命令は半導体外部メモリ５
　ｎに対して与えられる。一方、アベイラブルフラッグ
がセットされていない場合はいずれかのメモリのデータ
が揮発している場合であるから外部メモリコントローラ
４は当該外部メモリグルーフ０Ｍｎのデータは有効でな
い旨をサブシステム１ａのＣＰＵに知らせるとともにア
クセスを禁止する。

以下同様に各グループ単位でアベイラブルフラッグを調
べつつアクセスを実行する。なお、いずれの外部メモリ
ダルーノが有効か否かｆ：ｃＲＴにより表示してもよい
。

このように、大形のシステムの場合にも半導体外部メモ
リの信頼性を個々に確認することができる。

〔発明の動子〕

かかる構成を有する本発明によれば、半導体外部メモリ
の記憶内容が揮発したことを正確に認識することができ
、したがって誤りデータに基づいて計算処理してしまう
ようなことを防止できる。

【図面の簡単な説明】

第１図は本発明による外部メモリコントローラの第１実
施例を示すブロック図。 第２図は同第２実施例を示すブロック図。 第３図は同第３実施例を示すブロック図。 第４図（ａ）は同第４実施例を示すブロック図、（ｂ）
はフラッグのセット状態を示すテーブルの説明図。 第５図（ａ）は同第５実施例を示すブロック図、（ｂ）
はアベイラブルフラッグのセット状態を示すテーブルの
説明図である。 ｌ・・・サブシステム。 ２・・・ｃｐｕ。 ３・・・主メモリ、 ４・・・半導体外部メモリコントローラ。 ５・・・半導体外部メモリ、 ６Ａ〜６Ｅ・・・フリツプフロツゾ回路。 出願人代理人　　猪　　股　　　清

Claims (1)

1. 【特許請求の範囲】 １、主記憶を含む少くとも１個の中央処理装置と半導体
   記憶素子により構成される少くとも１個の外部記憶装置
   間のｒ−夕転送を制御する半導体外部記憶制御装置にお
   いて、 前記半導体外部記憶装置内に格納されたデータが揮発し
   たことを示す揮発検出信号を記憶する回路を設け、該回
   路の内容を前記中央処理装置に知らしめることを特徴と
   する半導体外部記憶制御装置。 ２、上記揮発検出信号を記憶する回路は、中央処理装置
   のそれぞれに対応するフラッグを附して記憶することを
   特徴とする特許請求の範囲第１項記載の半導体外部記憶
   制御装置。 ３、揮発検出信号を記憶する回路に揮発検出信号が記憶
   された場合、対応する半導体外部記憶装置の格納データ
   は無効である旨を表示する信号を出力するよう構成され
   たことを特徴とする特許請求の範囲第２項記載の半導体
   外部記憶制御装置。 ４６揮発検出信号を記憶する回路に揮発検出信号が記憶
   された場合、対応する半導体外部記憶装置に対するアク
   セスを禁止する信号を出力するよう構成されたことを特
   徴とする特許請求の範囲第２項記載の半導体外部記憶制
   御装置。