JPH0417465B2 - - Google Patents
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- JPH0417465B2 JPH0417465B2 JP57151105A JP15110582A JPH0417465B2 JP H0417465 B2 JPH0417465 B2 JP H0417465B2 JP 57151105 A JP57151105 A JP 57151105A JP 15110582 A JP15110582 A JP 15110582A JP H0417465 B2 JPH0417465 B2 JP H0417465B2
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- Japan
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- external memory
- semiconductor
- semiconductor external
- external storage
- flip
- Prior art date
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- Expired - Lifetime
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- 230000015654 memory Effects 0.000 claims description 93
- 239000004065 semiconductor Substances 0.000 claims description 66
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 101100302210 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR1 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は計算機等における主記憶装置（以下、
主メモリ）と半導体外部記憶装置（以下、半導体
外部メモリ）間のデータ転送を制御する半導体外
部記憶制御装置（以下、外部メモリコントロー
ラ）に関する。
主メモリ）と半導体外部記憶装置（以下、半導体
外部メモリ）間のデータ転送を制御する半導体外
部記憶制御装置（以下、外部メモリコントロー
ラ）に関する。
従来の外部メモリには、磁気デイスク装置、磁
気ドラム装置などの回転系のメモリが多く用いら
れていた。しかし、最近では半導体素子の高性能
化い伴い中央処理装置（以下、CPU）あるいは
その他の周辺装置の高速化が進み、従来の回転系
メモリに代えて半導体メモリが多く用いられるよ
うになつてきた。
気ドラム装置などの回転系のメモリが多く用いら
れていた。しかし、最近では半導体素子の高性能
化い伴い中央処理装置（以下、CPU）あるいは
その他の周辺装置の高速化が進み、従来の回転系
メモリに代えて半導体メモリが多く用いられるよ
うになつてきた。
半導体メモリは、いわゆる静止型の外部メモリ
に属し、大容量化が可能でアクセス時間が速く、
価格面においても優れている。しかし、半導体メ
モリはその構造上電源がしや断された場合には記
憶内容が揮発してしまうという不都合がある。実
際には、停電時により電源がしや断された場合に
はただちにバツクアツプ電源に切替える等の手段
により手当している。しかし、バツクアツプ電源
の多くはバツテリーを使用するものであり、停電
がバツテリ容量を越えて長時間に及ぶ場合には記
憶内容が消失する。
に属し、大容量化が可能でアクセス時間が速く、
価格面においても優れている。しかし、半導体メ
モリはその構造上電源がしや断された場合には記
憶内容が揮発してしまうという不都合がある。実
際には、停電時により電源がしや断された場合に
はただちにバツクアツプ電源に切替える等の手段
により手当している。しかし、バツクアツプ電源
の多くはバツテリーを使用するものであり、停電
がバツテリ容量を越えて長時間に及ぶ場合には記
憶内容が消失する。
従来では、外部メモリの記憶内容が揮発したと
しても正確にその事実を知る手段がなく、揮発あ
るいは誤データとなつたデータをそのまま使つて
しまうという不具合があつた。
しても正確にその事実を知る手段がなく、揮発あ
るいは誤データとなつたデータをそのまま使つて
しまうという不具合があつた。
本発明はかかる従来の不具合を解消すべく、外
部メモリの内容が何らかの原因により揮発してい
る場合、その事実を記憶し、計算機のエラー動作
を防止しうる半導体外部メモリコントローラを提
供することを目的とする。
部メモリの内容が何らかの原因により揮発してい
る場合、その事実を記憶し、計算機のエラー動作
を防止しうる半導体外部メモリコントローラを提
供することを目的とする。
上記目的を達成するために、本発明による半導
体外部メモリコントローラは、半導体外部メモリ
の記憶内容が揮発したことを示す揮発検出信号を
記憶する回路を設け、当該記憶回路に基づいてデ
ータ転送等に制限を加えるようにした点に特徴を
有する。
体外部メモリコントローラは、半導体外部メモリ
の記憶内容が揮発したことを示す揮発検出信号を
記憶する回路を設け、当該記憶回路に基づいてデ
ータ転送等に制限を加えるようにした点に特徴を
有する。
この場合、主メモリと半導体外部メモリとの数
の関係が、１：１、１：Ｎ、Ｎ：１、Ｎ：Ｎの態
様のシステムに適用可能である。
の関係が、１：１、１：Ｎ、Ｎ：１、Ｎ：Ｎの態
様のシステムに適用可能である。
また、本発明において前記揮発検出信号記憶回
路に基づく制限とは、上述のデータ転送の制限
（すなわち、データ転送の禁止）の他、当該外部
メモリへのアクセスの禁止、当該外部メモリの表
示等をも含むものとする。
路に基づく制限とは、上述のデータ転送の制限
（すなわち、データ転送の禁止）の他、当該外部
メモリへのアクセスの禁止、当該外部メモリの表
示等をも含むものとする。
かかる構成を有する本発明によれば、半導体外
部メモリの記憶内容が揮発したことを正確に認識
することができ、したがつて誤りデータに基づい
て計算処理してしまうようなことを防止できる。
部メモリの記憶内容が揮発したことを正確に認識
することができ、したがつて誤りデータに基づい
て計算処理してしまうようなことを防止できる。
第１実施例
第１図に本発明による半導体外部メモリコント
ローラを用いた第１の実施例を示す。第１図にお
いて、符号１はサブシステムを示しており、主メ
モリ３、CPU２を備えている。４は本発明の対
象となる外部メモリコントローラを示しており、
CPU２の指令に基づいて半導体外部メモリ５を
制御し、当該半導体外部メモリ５と主メモリ３間
のデータ転送を行う。すなわち、この例はサブシ
ステム１が１台に対し、半導体外部メモリ５が１
台の組み合せからなるシステムに適用したもので
ある。
ローラを用いた第１の実施例を示す。第１図にお
いて、符号１はサブシステムを示しており、主メ
モリ３、CPU２を備えている。４は本発明の対
象となる外部メモリコントローラを示しており、
CPU２の指令に基づいて半導体外部メモリ５を
制御し、当該半導体外部メモリ５と主メモリ３間
のデータ転送を行う。すなわち、この例はサブシ
ステム１が１台に対し、半導体外部メモリ５が１
台の組み合せからなるシステムに適用したもので
ある。
外部メモリコントローラ４は半導体外部メモリ
５の記憶データが何らかの原因により揮発したこ
とを記憶しておくためのフリツプフロツプ回路６
Ａを有している。
５の記憶データが何らかの原因により揮発したこ
とを記憶しておくためのフリツプフロツプ回路６
Ａを有している。
いま、何らかの原因、例えば電源のしや断等に
より半導体外部メモリ５の記憶内容が揮発したと
すると、外部メモリコントローラ４はフリツプフ
ロツプ回路６に記憶内容が消えたことを示すフラ
ツグをセツトする。
より半導体外部メモリ５の記憶内容が揮発したと
すると、外部メモリコントローラ４はフリツプフ
ロツプ回路６に記憶内容が消えたことを示すフラ
ツグをセツトする。
一方、CPU２から半導体外部メモリ５に対す
るアクセス命令が出された場合、半導体外部メモ
リコントローラ４は自己の持つフリツプフロツプ
回路６の内容を調べる。その結果、フリツプフロ
ツプ回路６内にフラツグがセツトされていたとす
ると、半導体外部メモリ５内のデータが揮発して
いることをCPU２に知らせるとともに以後当該
半導体外部メモリ５に対するアクセスを禁止す
る。フラツグがセツトされていない場合には通常
の制御によりデータ転送やアクセスを行う。
るアクセス命令が出された場合、半導体外部メモ
リコントローラ４は自己の持つフリツプフロツプ
回路６の内容を調べる。その結果、フリツプフロ
ツプ回路６内にフラツグがセツトされていたとす
ると、半導体外部メモリ５内のデータが揮発して
いることをCPU２に知らせるとともに以後当該
半導体外部メモリ５に対するアクセスを禁止す
る。フラツグがセツトされていない場合には通常
の制御によりデータ転送やアクセスを行う。
なお、半導体外部メモリ５内のデータの揮発し
ていた場合は、その事実をオペレータに知らせる
ため、CPU２の指令によりCRT表示装置７に表
示するようにしてもよい。その場合にはプログラ
ムにより設定すればよい。
ていた場合は、その事実をオペレータに知らせる
ため、CPU２の指令によりCRT表示装置７に表
示するようにしてもよい。その場合にはプログラ
ムにより設定すればよい。
また、半導体外部メモリ５内のデータの揮発を
バツクアツプするために不揮発性の外部メモリを
並列使用するようなシステムの場合、フリツプフ
ロツプ回路６のフラツグに基づいて不揮発性の外
部メモリ側から半導体外部メモリ５にデータをそ
つくり書込んで以後の業務を続行することができ
る。その場合にはCPU２から指令によりフリツ
プフロツプ回路６のフラツグをリセツトし、
CRT７の表示を解除する。
バツクアツプするために不揮発性の外部メモリを
並列使用するようなシステムの場合、フリツプフ
ロツプ回路６のフラツグに基づいて不揮発性の外
部メモリ側から半導体外部メモリ５にデータをそ
つくり書込んで以後の業務を続行することができ
る。その場合にはCPU２から指令によりフリツ
プフロツプ回路６のフラツグをリセツトし、
CRT７の表示を解除する。
第２実施例
第２図は、サブシステム１が１台であるのに対
し、半導体外部メモリを複数台（５ａ，５ｂ…５
ｎ）用いるシステムに本発明を適用した例を示
す。この実施例の場合、半導体外部メモリコント
ローラ４には各半導体外部メモリ５ａ，５ｂ，…
５ｎに対応したフラツグを個別的にセツト可能に
複数のフリツプフロツプからなるフリツプフロツ
プ回路６Ｂが設けられている。その他は同様なの
で説明は省略する。
し、半導体外部メモリを複数台（５ａ，５ｂ…５
ｎ）用いるシステムに本発明を適用した例を示
す。この実施例の場合、半導体外部メモリコント
ローラ４には各半導体外部メモリ５ａ，５ｂ，…
５ｎに対応したフラツグを個別的にセツト可能に
複数のフリツプフロツプからなるフリツプフロツ
プ回路６Ｂが設けられている。その他は同様なの
で説明は省略する。
いま、半導体外部メモリ５ｎの記憶データが揮
発しているとすると、対応するフリツプフロツプ
回路６Ｂにフラツグがセツトされる。したがつ
て、CPU２の指令により半導体外部メモリ５ｎ
にアクセス命令が出された場合、外部メモリコン
トローラ４はフリツプフロツプ回路６Ｂの対応す
る部分のフラツグを調べ、半導体外部メモリ５ｎ
の記憶データが揮発していることをCPU２に知
らせるとともに、以後当該半導体メモリ５ｎに対
するアクセスを禁止する。このアクセスの禁止は
外部メモリコントローラ４自身が行つてもよい
し、CPU２の命令に基づいてもよい。その他、
揮発の旨をCRT７に表示する等については第１
図の場合と同様である。
発しているとすると、対応するフリツプフロツプ
回路６Ｂにフラツグがセツトされる。したがつ
て、CPU２の指令により半導体外部メモリ５ｎ
にアクセス命令が出された場合、外部メモリコン
トローラ４はフリツプフロツプ回路６Ｂの対応す
る部分のフラツグを調べ、半導体外部メモリ５ｎ
の記憶データが揮発していることをCPU２に知
らせるとともに、以後当該半導体メモリ５ｎに対
するアクセスを禁止する。このアクセスの禁止は
外部メモリコントローラ４自身が行つてもよい
し、CPU２の命令に基づいてもよい。その他、
揮発の旨をCRT７に表示する等については第１
図の場合と同様である。
このような構成とすることにより、揮発データ
をもつ半導体外部メモリをアクセスして誤動作を
招くことを防止することができるとともに、いず
れの半導体外部メモリの記憶データが正しいもの
かを明確に保証できる。
をもつ半導体外部メモリをアクセスして誤動作を
招くことを防止することができるとともに、いず
れの半導体外部メモリの記憶データが正しいもの
かを明確に保証できる。
第３実施例
第３図ａは複数のサブシステム１ａ，１ｂ…１
ｎにより１つの半導体外部メモリ５を共用するよ
うなシステムに本発明を適用した例を示してい
る。この実施例の場合、外部メモリコントローラ
４には各サブシステム１ａ，１ｂ…１ｎにそれぞ
れ対応したフラツグを個別的にセツト可能なよう
に複数のフリツプフロツプ回路からなるフリツプ
フロツプ回路６Ｃが設けられている。
ｎにより１つの半導体外部メモリ５を共用するよ
うなシステムに本発明を適用した例を示してい
る。この実施例の場合、外部メモリコントローラ
４には各サブシステム１ａ，１ｂ…１ｎにそれぞ
れ対応したフラツグを個別的にセツト可能なよう
に複数のフリツプフロツプ回路からなるフリツプ
フロツプ回路６Ｃが設けられている。
いま、半導体外部メモリ５の記憶データが揮発
しているものとすると、フリツプフロツプ回路６
Ｃの全てにフラツグがセツトされる。もし、サブ
システム１ａ，１ｂ…１ｎのいずれか、例えば１
ａのCPU２ａから半導体外部メモリ５にアクセ
ス命令が出された場合、外部メモリコントローラ
４は対応する（この場合、CPU２ａ）フリツプ
フロツプ回路のフラツグを調べ、半導体外部メモ
リ５の記憶データが揮発していることを当該
CPU２ａに知らせる。そして当該半導体外部メ
モリ５に対するアクセスを禁止する。このこと
は、他のCPU、例えば２ｎからアクセス命令が
あつた場合でも同様である。その他は第１図、第
２図と同様である。
しているものとすると、フリツプフロツプ回路６
Ｃの全てにフラツグがセツトされる。もし、サブ
システム１ａ，１ｂ…１ｎのいずれか、例えば１
ａのCPU２ａから半導体外部メモリ５にアクセ
ス命令が出された場合、外部メモリコントローラ
４は対応する（この場合、CPU２ａ）フリツプ
フロツプ回路のフラツグを調べ、半導体外部メモ
リ５の記憶データが揮発していることを当該
CPU２ａに知らせる。そして当該半導体外部メ
モリ５に対するアクセスを禁止する。このこと
は、他のCPU、例えば２ｎからアクセス命令が
あつた場合でも同様である。その他は第１図、第
２図と同様である。
このような構成とすることにより、複数のサブ
システム１つの外部メモリを共用するようなシス
テムにおいて、外部メモリの記憶データの信頼性
を確認できる。
システム１つの外部メモリを共用するようなシス
テムにおいて、外部メモリの記憶データの信頼性
を確認できる。
第４実施例
第４図ａは、複数のサブシステム１ａ，１ｂ…
１ｎに対し、複数の半導体外部メモリ５ａ，５
ｂ，…５ｎが本発明に係る外部メモリコントロー
ラ４を介して接続された例を示している。この実
施例の場合、外部メモリコントローラ４には各半
導体外部メモリ５ａ，５ｂ…５ｎにそれぞれ対応
したフラツグを個別的にセツト可能なように複数
のフリツプフロツプ回路からなるフリツプフロツ
プ回路６Ｄが設けられている。
１ｎに対し、複数の半導体外部メモリ５ａ，５
ｂ，…５ｎが本発明に係る外部メモリコントロー
ラ４を介して接続された例を示している。この実
施例の場合、外部メモリコントローラ４には各半
導体外部メモリ５ａ，５ｂ…５ｎにそれぞれ対応
したフラツグを個別的にセツト可能なように複数
のフリツプフロツプ回路からなるフリツプフロツ
プ回路６Ｄが設けられている。
いま、半導体外部メモリ５ｎの記憶データが揮
発しているものとすると、それに対応するフリツ
プフロツプ回路６Ｄにフラツグがセツトされる。
もし、サブシステム１ａ，１ｂ…１ｎのいずれ
か、例えば１ａのCPU２ａから半導体外部メモ
リ５ｎにアクセス命令が出された場合、外部メモ
リコントローラ４はフリツプフロツプ回路６Ｄの
対応するフリツプフロツプ回路のフラツグを調
べ、半導体外部メモリ５ｎの記憶データが揮発し
ていることをCPU２ａならびに他のサブシステ
ムの各CPUに知らせる。そして当該半導体外部
メモリ５ｎに対するアクセスを禁止する。アクセ
スの禁止は外部メモリコントローラ自身が行なつ
てもよいし、各CPU２ａ，２ｂ…２ｎからの命
令に基づくようにしてもよい。
発しているものとすると、それに対応するフリツ
プフロツプ回路６Ｄにフラツグがセツトされる。
もし、サブシステム１ａ，１ｂ…１ｎのいずれ
か、例えば１ａのCPU２ａから半導体外部メモ
リ５ｎにアクセス命令が出された場合、外部メモ
リコントローラ４はフリツプフロツプ回路６Ｄの
対応するフリツプフロツプ回路のフラツグを調
べ、半導体外部メモリ５ｎの記憶データが揮発し
ていることをCPU２ａならびに他のサブシステ
ムの各CPUに知らせる。そして当該半導体外部
メモリ５ｎに対するアクセスを禁止する。アクセ
スの禁止は外部メモリコントローラ自身が行なつ
てもよいし、各CPU２ａ，２ｂ…２ｎからの命
令に基づくようにしてもよい。
このような構成とすることにより、各外部メモ
リの記憶データの信頼性を個別的に向上すること
ができる。
リの記憶データの信頼性を個別的に向上すること
ができる。
第４図ｂはフリツプフロツプ回路６Ｄに各半導
体外部メモリ５ａ，５ｂ…５ｃに対応して個別的
にフラツグをセツトする場合のテーブルを示した
ものである。
体外部メモリ５ａ，５ｂ…５ｃに対応して個別的
にフラツグをセツトする場合のテーブルを示した
ものである。
第５実施例
第５図ａは第４図にのシステムをさらに拡大
し、複数のサブシステム１ａ，１ｂ…１ｎを１つ
のグループとし、そのグループを複数Ｓ１，Ｓ２
…Sn設け、外部メモリについても複数の外部メ
モリ５ａ，５ｂ…５ｎを１つのグループとし、そ
のグループを複数Ｍ１，Ｍ２，…Mn設けて構成
されたシステムに本発明を適用した例を示すもの
である。
し、複数のサブシステム１ａ，１ｂ…１ｎを１つ
のグループとし、そのグループを複数Ｓ１，Ｓ２
…Sn設け、外部メモリについても複数の外部メ
モリ５ａ，５ｂ…５ｎを１つのグループとし、そ
のグループを複数Ｍ１，Ｍ２，…Mn設けて構成
されたシステムに本発明を適用した例を示すもの
である。
この実施例の場合、外部メモリコントローラ４
には各サブシステムグループＳ１，Ｓ２…Snお
よび外部メモリグループＭ１，Ｍ２…Mnにそれ
ぞれ対応したフラツグをグループ単位で個別的に
セツト可能なように複数のフリツプフロツプ回路
からなるフリツプフロツプ回路６Ｅが設けられて
いる。なお、この実施例の場合のフラツグはアベ
イラブルフラツグを用いる。その理由は、半導体
外部メモリをグループ単位で扱う場合、当該グル
ープの中に１つでも記憶データが揮発したものが
ある場合、信頼性の面から好ましくなく当該グル
ープの全ての外部メモリが健全なデータを有する
ものでなければならないからである。したがつ
て、この実施例では全ての外部メモリの記憶デー
タが有効である場合にのみ当該グループに対する
フラグとしてアベイラブルフラツグを立てること
としたものである。この場合のアベイラブルフラ
ツグの組み合せテーブルを第５図ｂに示す。
には各サブシステムグループＳ１，Ｓ２…Snお
よび外部メモリグループＭ１，Ｍ２…Mnにそれ
ぞれ対応したフラツグをグループ単位で個別的に
セツト可能なように複数のフリツプフロツプ回路
からなるフリツプフロツプ回路６Ｅが設けられて
いる。なお、この実施例の場合のフラツグはアベ
イラブルフラツグを用いる。その理由は、半導体
外部メモリをグループ単位で扱う場合、当該グル
ープの中に１つでも記憶データが揮発したものが
ある場合、信頼性の面から好ましくなく当該グル
ープの全ての外部メモリが健全なデータを有する
ものでなければならないからである。したがつ
て、この実施例では全ての外部メモリの記憶デー
タが有効である場合にのみ当該グループに対する
フラグとしてアベイラブルフラツグを立てること
としたものである。この場合のアベイラブルフラ
ツグの組み合せテーブルを第５図ｂに示す。
次に動作を説明する。例えばサブシステムグル
ープＳ１と半導体外部メモリグループMnの場合
で考える。サブシステムグループＳ１におけるサ
ブシステム１ａのCPUから半導体外部メモリグ
ループMnのメモリ５ｎに対するアクセス命令が
生じたとする。このとき、外部メモリコントロー
ラ４のフリツプフロツプ回路６Ｅの半導体外部メ
モリグループMnに対応するフリツプフロツプ回
路にアベイラブルフラツグがセツトされていた場
合、当該アクセス命令は半導体外部メモリ５ｎに
対して与えられる。一方、アベイラブルフラツグ
がセツトされていない場合はいずれのメモリのデ
ータが揮発している場合であるから外部メモリコ
ントローラ４は当該外部メモリグループMnのデ
ータは有効でない旨をサブシステム１ａのCPU
に知らせるとともにアクセスを禁止する。
ープＳ１と半導体外部メモリグループMnの場合
で考える。サブシステムグループＳ１におけるサ
ブシステム１ａのCPUから半導体外部メモリグ
ループMnのメモリ５ｎに対するアクセス命令が
生じたとする。このとき、外部メモリコントロー
ラ４のフリツプフロツプ回路６Ｅの半導体外部メ
モリグループMnに対応するフリツプフロツプ回
路にアベイラブルフラツグがセツトされていた場
合、当該アクセス命令は半導体外部メモリ５ｎに
対して与えられる。一方、アベイラブルフラツグ
がセツトされていない場合はいずれのメモリのデ
ータが揮発している場合であるから外部メモリコ
ントローラ４は当該外部メモリグループMnのデ
ータは有効でない旨をサブシステム１ａのCPU
に知らせるとともにアクセスを禁止する。
以下同様に各グループ単位でアベイラブルフラ
ツグを調べつつアクセスを実行する。なお、いず
れの外部メモリグループが有効か否かをCRTに
より表示してもよい。
ツグを調べつつアクセスを実行する。なお、いず
れの外部メモリグループが有効か否かをCRTに
より表示してもよい。
このように、大形のシステムの場合にも半導体
外部メモリの信頼性を個々に確認することができ
る。
外部メモリの信頼性を個々に確認することができ
る。
かかる構成を有する本発明によれば、半導体外
部メモリの記憶内容が揮発したことを正確に認識
することができ、したがつて誤りデータに基づい
て計算処理してしまうようなことを防止できる。
部メモリの記憶内容が揮発したことを正確に認識
することができ、したがつて誤りデータに基づい
て計算処理してしまうようなことを防止できる。
第１図は本発明による外部メモリコントローラ
の第１実施例を示すブロツク図、第２図は同第２
実施例を示すブロツク図、第３図は同第３実施例
を示すブロツク図、第４図ａは同第４実施例を示
すブロツク図、ｂはフラツグのセツト状態を示す
テーブルの説明図、第５図ａは同第５実施例を示
すブロツク図、ｂはアベイラブルフラツグのセツ
ト状態を示すテーブルの説明図である。 １…サブシステム、２…CPU、３…主メモリ、
４…半導体外部メモリコントローラ、５…半導体
外部メモリ、６Ａ〜６Ｅ…フリツプフロツプ回
路。
の第１実施例を示すブロツク図、第２図は同第２
実施例を示すブロツク図、第３図は同第３実施例
を示すブロツク図、第４図ａは同第４実施例を示
すブロツク図、ｂはフラツグのセツト状態を示す
テーブルの説明図、第５図ａは同第５実施例を示
すブロツク図、ｂはアベイラブルフラツグのセツ
ト状態を示すテーブルの説明図である。 １…サブシステム、２…CPU、３…主メモリ、
４…半導体外部メモリコントローラ、５…半導体
外部メモリ、６Ａ〜６Ｅ…フリツプフロツプ回
路。
Claims (1)
- 【特許請求の範囲】 １ 各々が主記憶回路及び中央処理装置を有する
複数のサブシステムと、半導体記憶素子により構
成される少なくとも１個の半導体外部記憶装置と
の間のデータ転送を制御する半導体外部記憶制御
装置において、 前記半導体外部記憶装置内に格納されたデータ
が揮発したことを示す揮発検出信号を、前記サブ
システムの各々に対応するフラツグを附して記憶
する回路を設け、この回路の内容を対応する前記
サブシステムの中央処理装置に知らしめることを
特徴とする半導体外部記憶制御装置。 ２ 揮発検出信号を記憶する回路に揮発検出信号
が記憶された場合、対応する半導体外部記憶装置
のデータは無効である旨を表示する信号を出力す
るよう構成されたことを特徴とする特許請求の範
囲第１項記載の半導体外部記憶制御装置。 ３ 揮発検出信号を記憶する回路に揮発検出信号
が記憶された場合、対応する半導体外部記憶装置
に対するアクセスを禁止する信号を出力するよう
構成されたことを特徴とする特許請求の範囲第１
項記載の半導体外部記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151105A JPS5940400A (ja) | 1982-08-31 | 1982-08-31 | 半導体外部記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151105A JPS5940400A (ja) | 1982-08-31 | 1982-08-31 | 半導体外部記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940400A JPS5940400A (ja) | 1984-03-06 |
| JPH0417465B2 true JPH0417465B2 (ja) | 1992-03-26 |
Family
ID=15511452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151105A Granted JPS5940400A (ja) | 1982-08-31 | 1982-08-31 | 半導体外部記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940400A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246483A (ja) * | 1985-08-22 | 1987-02-28 | Casio Comput Co Ltd | Ｉｃカ−ドにおけるデ−タ書込み方式 |
| JPS63153656A (ja) * | 1986-12-17 | 1988-06-27 | Oki Electric Ind Co Ltd | 記憶装置のバツクアツプ方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640927A (en) * | 1979-09-12 | 1981-04-17 | Toshiba Corp | Memory device |
-
1982
- 1982-08-31 JP JP57151105A patent/JPS5940400A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640927A (en) * | 1979-09-12 | 1981-04-17 | Toshiba Corp | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940400A (ja) | 1984-03-06 |
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