JPH0229835A - メモリ素子 - Google Patents
メモリ素子Info
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- JPH0229835A JPH0229835A JP63182143A JP18214388A JPH0229835A JP H0229835 A JPH0229835 A JP H0229835A JP 63182143 A JP63182143 A JP 63182143A JP 18214388 A JP18214388 A JP 18214388A JP H0229835 A JPH0229835 A JP H0229835A
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- JP
- Japan
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- memory element
- memory
- data
- writing
- lout
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- Pending
Links
- 101100021265 Caenorhabditis elegans lin-5 gene Proteins 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101000981685 Homo sapiens Protein Lines homolog 1 Proteins 0.000 description 1
- 102100024087 Protein Lines homolog 1 Human genes 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は、管理方法を改良したメモリ素子に係り、特に
空きメモリの高速検索と高速書込みを可能にしたメモリ
素子に関するものである。
空きメモリの高速検索と高速書込みを可能にしたメモリ
素子に関するものである。
（従来の技術）
従来よりコンピュータにおける主記憶装置の効率的管理
を実現する最も優れた手段の一つとして、仮想記憶方式
が用いられてぎた。
を実現する最も優れた手段の一つとして、仮想記憶方式
が用いられてぎた。
この仮想記憶方式は、まず、ｃｐｕ ＜中央処理装置）
が、アドレスバスの本数によって決められる直接アクセ
ス可能なアドレス空間を上限とした仮想的な空間を想定
し、現実に存在する物理的メモリの実装空間（主記憶装
置）に、実行に必要なプログラム部分だけを順次、マツ
ピングしていく。
が、アドレスバスの本数によって決められる直接アクセ
ス可能なアドレス空間を上限とした仮想的な空間を想定
し、現実に存在する物理的メモリの実装空間（主記憶装
置）に、実行に必要なプログラム部分だけを順次、マツ
ピングしていく。
そ・して、現実に存在する主記憶装置に入りきれないプ
ログラム部分は、ハードディスク等の２次記憶装置に入
れておく。
ログラム部分は、ハードディスク等の２次記憶装置に入
れておく。
すなわち、実際の主記憶装置の大きさより、大きなプロ
グラムを実行する場合、実行に必要な部分だけをその都
度２次記憶装置より主記憶装置に移してきて、それ以外
の部分は、２次記憶装置に入れておくことにより、必要
な部分ｔよ早いアクセスを行うことができ、また、主記
憶装置に入らない部分でも、２次記憶装置内にあること
を意識しないで主記憶装置と同様の感覚で扱うことが可
能となる。
グラムを実行する場合、実行に必要な部分だけをその都
度２次記憶装置より主記憶装置に移してきて、それ以外
の部分は、２次記憶装置に入れておくことにより、必要
な部分ｔよ早いアクセスを行うことができ、また、主記
憶装置に入らない部分でも、２次記憶装置内にあること
を意識しないで主記憶装置と同様の感覚で扱うことが可
能となる。
これは、大ぎなプログラムであっても、実際に実行して
いるときにはその周辺の数年ロバイ（・シか必要ないこ
とが多いため、このような方法が可能となる。
いるときにはその周辺の数年ロバイ（・シか必要ないこ
とが多いため、このような方法が可能となる。
しかしながら、この仮想記憶方式・では、１０グラムを
２次記憶装置が主記憶装置へ移す際に、仮想空間におけ
るプログラムのアドレス（仮想アドレス）を実際に存在
する主記憶装置のアドレス（物理アドレス）に変換しな
ければならない。
２次記憶装置が主記憶装置へ移す際に、仮想空間におけ
るプログラムのアドレス（仮想アドレス）を実際に存在
する主記憶装置のアドレス（物理アドレス）に変換しな
ければならない。
そこで、従来の仮想記憶方式では、主記憶装置の容量を
最も細かい単位として、２次記憶装置をページフレーム
と呼ばれる単位に分割しておき、その中位で使用中（使
用不可能）か、未使用（使用可能）かを示すソフト的テ
ーブル構造を有しており、必要に応じてそのテーブルか
らソフトウェア的に空きページフレームを見付ける方法
がとられている。
最も細かい単位として、２次記憶装置をページフレーム
と呼ばれる単位に分割しておき、その中位で使用中（使
用不可能）か、未使用（使用可能）かを示すソフト的テ
ーブル構造を有しており、必要に応じてそのテーブルか
らソフトウェア的に空きページフレームを見付ける方法
がとられている。
（発明が解決しようとする課題）
上記した従来の仮想記憶方式では、空きベージフレーム
検索（空きメモリ検索）をソフトウェア的に行っている
。
検索（空きメモリ検索）をソフトウェア的に行っている
。
つまり、仮想アドレス空間にあるデータを物理アドレス
空間に初めてマツピングするには、まず空きページフレ
ームをソフト的に探し出し、次に両学部のマツピングを
行ってから、ようやくデータの書込みが可能となってい
た。
空間に初めてマツピングするには、まず空きページフレ
ームをソフト的に探し出し、次に両学部のマツピングを
行ってから、ようやくデータの書込みが可能となってい
た。
そのため、ページフレームの増加、すなわち、主記憶装
置に実装されるメモリ素子の数が増加したり、負荷がか
かっている状態（主記憶装置が断片的に方々で使用され
ている状態）では、必要とするプログラムを２次記憶装
置から主記憶装置へ移すのに時間がかかったり、その時
々によって応答時間が異なったりするという課題があっ
た。
置に実装されるメモリ素子の数が増加したり、負荷がか
かっている状態（主記憶装置が断片的に方々で使用され
ている状態）では、必要とするプログラムを２次記憶装
置から主記憶装置へ移すのに時間がかかったり、その時
々によって応答時間が異なったりするという課題があっ
た。
そこで、本発明は上記した従来の課題を解決するために
、空きメモリ検索を簡単なハードウェアで実現して、高
速検索と高速書込みを実現することを目的とする。
、空きメモリ検索を簡単なハードウェアで実現して、高
速検索と高速書込みを実現することを目的とする。
（課題を解決するための手段）
本発明は、上記目的を達成するために、メモリ素子が使
用中か未使用かを示すリンク部を備え、このメモリ素子
を複数個使用したメモリにデータ書き込む際に、外部よ
りアドレス指定を行わず、書込み中にメモリ素子側から
書込みアドレス信号を出力するようにしたことを特徴と
するメモリ素子を提供しようとするものである。
用中か未使用かを示すリンク部を備え、このメモリ素子
を複数個使用したメモリにデータ書き込む際に、外部よ
りアドレス指定を行わず、書込み中にメモリ素子側から
書込みアドレス信号を出力するようにしたことを特徴と
するメモリ素子を提供しようとするものである。
（実施例）
第１図は本発明のメモリ素子の構造の一実施例を示す図
であり、第２図は第１図の本発明のメモリ素子の使用例
を示す図である。
であり、第２図は第１図の本発明のメモリ素子の使用例
を示す図である。
第１図において、制御部２はリンク部３、内部カウンタ
８、記憶部１０をそれぞれ制御する。
８、記憶部１０をそれぞれ制御する。
また、リンク部３内の接点４は、ＬＩＮ５とＬＯＬＩＴ
６を制御部２からの信号により開放したり、接続したり
する。
６を制御部２からの信号により開放したり、接続したり
する。
そして、内部カウンタ８は、内部アドレスを指定し、記
憶部１０に供給する。
憶部１０に供給する。
上記した第１図の構成において、ＲＥＳＥＴＩが論理的
に１″にされると、制御部２はリンク部３の接点４を開
放する。
に１″にされると、制御部２はリンク部３の接点４を開
放する。
また、ＬＩＮ５、ＬＯＵＴ６がそれぞれＯ″１１１ Ｉ
Ｔになっているときは、そのメモリ素子は、未使用であ
ることを表わし、それ以外のとき（ＬＩＮ５とＬＯＵＴ
６の値が同じとき）は、使用中であることを表わす。
Ｔになっているときは、そのメモリ素子は、未使用であ
ることを表わし、それ以外のとき（ＬＩＮ５とＬＯＵＴ
６の値が同じとき）は、使用中であることを表わす。
ＬＩＮ５、ＬＯＵＴ６がそれぞれ“Ｏ″、“１″になっ
ているときにＦ／Ｎ７が論理的に“１″になると、内部
カウンタ８はリセットされ、その時点からＷＦ２をトリ
ガとしてカウントしていく。
ているときにＦ／Ｎ７が論理的に“１″になると、内部
カウンタ８はリセットされ、その時点からＷＦ２をトリ
ガとしてカウントしていく。
ＬＩＮ５、ＬＯＩＪＴ６がそれぞれ°Ｉ Ｑ ＩＴ、“
１″で、Ｆ／Ｎ７が論理的に“１″で、ＷＦ２が論理的
に１１０”から１″に変化するときに、データバス１２
上のデータが内部カウンタ８の示す内部アドレスによっ
て記憶部１０に記憶されると共にそのカウント値がアド
レス信号となり、アドレスバス１１に出力される。
１″で、Ｆ／Ｎ７が論理的に“１″で、ＷＦ２が論理的
に１１０”から１″に変化するときに、データバス１２
上のデータが内部カウンタ８の示す内部アドレスによっ
て記憶部１０に記憶されると共にそのカウント値がアド
レス信号となり、アドレスバス１１に出力される。
また、ＬＩＮ５、ＬＯＬＪＴ６がそれぞれ０″″゛１″
になっているときにＦ／Ｎ７が論理的に“１″から“０
°′に変化するか、内部カウンタ８がそのメモリ素子の
上限アドレスまでカウントすると、制御部２はリンク部
３の接点４を接続にする。
になっているときにＦ／Ｎ７が論理的に“１″から“０
°′に変化するか、内部カウンタ８がそのメモリ素子の
上限アドレスまでカウントすると、制御部２はリンク部
３の接点４を接続にする。
この結果、５ＥＬＥＣＴＥＤＩ ４が１となる。また、
内部カウンタ８は、そのメモリ素子の上限アドレスまで
カウントし終わるとりセラ１−される。
内部カウンタ８は、そのメモリ素子の上限アドレスまで
カウントし終わるとりセラ１−される。
Ｆ／Ｎ７が論理的に“１″である場合、制御部２は、記
憶部１０の参照に内部カウンタ８を使用し、Ｆ／Ｎ７が
論理的に′Ｏ″である場合、制御部２は、アドレスバス
１１とチップイネーブル１３の論理和が１１１１１であ
る場合に記憶部１０の参照を行なう。
憶部１０の参照に内部カウンタ８を使用し、Ｆ／Ｎ７が
論理的に′Ｏ″である場合、制御部２は、アドレスバス
１１とチップイネーブル１３の論理和が１１１１１であ
る場合に記憶部１０の参照を行なう。
また、ＬＩＮ５、ＬＯＵＴ６がそれぞれ０″゛１″とな
っているときに、Ｆ／Ｎ７が論理的にＩＪ １ ＴＴで
ある場合、データの流れる方向はデータバス１２から本
メモリ素子に対して行われる。
っているときに、Ｆ／Ｎ７が論理的にＩＪ １ ＴＴで
ある場合、データの流れる方向はデータバス１２から本
メモリ素子に対して行われる。
そして、ＬＩＮ５、ＬＯｔＪＴ６の組合わせがそれぞれ
１１０ ＴＩ 、 ｕ １”以外であるとぎに、ＷＦ
２が論理的に１゛′である場合は、データバス１２から
本素子に対して行われ、ＷＦ２が論理的に“Ｏ１１であ
る場合は、本素子からデータバス１２に対して行われる
。
１１０ ＴＩ 、 ｕ １”以外であるとぎに、ＷＦ
２が論理的に１゛′である場合は、データバス１２から
本素子に対して行われ、ＷＦ２が論理的に“Ｏ１１であ
る場合は、本素子からデータバス１２に対して行われる
。
また、ＬＩＮ５、ＬＯＵＴ６が“０”１″となっている
ときに、Ｆ／Ｎ７が論理的にＩＩ Ｉ ＩＩである場合
には、５ＥＬＥＣＴＥＤＩ ４が論理的にＯ″となる。
ときに、Ｆ／Ｎ７が論理的にＩＩ Ｉ ＩＩである場合
には、５ＥＬＥＣＴＥＤＩ ４が論理的にＯ″となる。
この５ＥＬＥＣＴＥＤ１４は双方向性の信号で、Ｆ／Ｎ
７が論理的に°゛０”の場合には、通常゛１″となって
いるが、Ｆ／Ｎ７が論理的にＯ″の場合に外部より５Ｅ
ＬＥＣＴＥＤ１４が“Ｏ″にされると、制御部２はリン
ク部３の接点４を開放する。
７が論理的に°゛０”の場合には、通常゛１″となって
いるが、Ｆ／Ｎ７が論理的にＯ″の場合に外部より５Ｅ
ＬＥＣＴＥＤ１４が“Ｏ″にされると、制御部２はリン
ク部３の接点４を開放する。
そして、第２図に示したように、複数のメモリ素子のリ
ンク部３のＬＩＮ５とＬＯＵＴ６とをデイジ−チェーン
（ｄａｉｓｙ ｃｈａｉｎ ）で従属接続し、その先
頭のメモリ素子のしＩＮＳはグランドに、最後のメモリ
素子のＬＯＵＴ６は電源にそれぞれ接続されて主記憶装
置を構成している。
ンク部３のＬＩＮ５とＬＯＵＴ６とをデイジ−チェーン
（ｄａｉｓｙ ｃｈａｉｎ ）で従属接続し、その先
頭のメモリ素子のしＩＮＳはグランドに、最後のメモリ
素子のＬＯＵＴ６は電源にそれぞれ接続されて主記憶装
置を構成している。
そして、この主記憶装置内のメモリ素子の総数と使用中
もしくは未使用のメモリ素子の数をソフトウェアによっ
て管理しており、メモリ素子が未使用の場合は、接点４
が開放され、使用中の場合は、接点４が接続されている
。
もしくは未使用のメモリ素子の数をソフトウェアによっ
て管理しており、メモリ素子が未使用の場合は、接点４
が開放され、使用中の場合は、接点４が接続されている
。
今、この主記憶装置において、初期化（全での接点は開
放される）後、初めてデータを害き込もうとすると、第
１番目のメモリ素子のＬＩＮ５とＬＯＵＴ６が’Ｏ”
”１’Ｍ：なッテイルノテ、ここにデータが書き込ま
れる。
放される）後、初めてデータを害き込もうとすると、第
１番目のメモリ素子のＬＩＮ５とＬＯＵＴ６が’Ｏ”
”１’Ｍ：なッテイルノテ、ここにデータが書き込ま
れる。
そして、この第１番目のメモリ素子が一杯になるか、途
中で書込みが終了すると、その接点４は接続されて、第
１番目のメモリ素子のＬＩＮＳとし０ＵＴ６は共に１１
０ ＩＩとなり、第２番目のメモリ素子のＬＩＮ５とＬ
ＯｔＪＴ６はＯ″ “１″となる。
中で書込みが終了すると、その接点４は接続されて、第
１番目のメモリ素子のＬＩＮＳとし０ＵＴ６は共に１１
０ ＩＩとなり、第２番目のメモリ素子のＬＩＮ５とＬ
ＯｔＪＴ６はＯ″ “１″となる。
次にメモリへの書込み要求があったとき、ＬＩＮ５とＬ
ＯＵＴ６が“ＯＩＩ “１″である接点４を持つメモ
リ素子は第２番目のメモリ素子だけであり、この第２番
目のメモリ素子にデータの書込みが行なわれる。
ＯＵＴ６が“ＯＩＩ “１″である接点４を持つメモ
リ素子は第２番目のメモリ素子だけであり、この第２番
目のメモリ素子にデータの書込みが行なわれる。
このようにして、順次メモリ素子が１つだけ選択され、
書き込まれていく。
書き込まれていく。
一方、使用済となったメモリ素子は、萌述のように一定
の条件下で接点４が開放され、未使用メモリと同様の状
態となる。
の条件下で接点４が開放され、未使用メモリと同様の状
態となる。
そして、第２図のように並べた本発明のメモリ素子を順
次使用していくと、最初はメモリ素子の接続された順番
に使用されていくが、前の方のメモリ素子が使用済とな
り接点４が開放され、未使用状態になると、前方より一
番近い位置にある未使用メモリ素子が選択されて、デー
タの書込みが行なわれる。
次使用していくと、最初はメモリ素子の接続された順番
に使用されていくが、前の方のメモリ素子が使用済とな
り接点４が開放され、未使用状態になると、前方より一
番近い位置にある未使用メモリ素子が選択されて、デー
タの書込みが行なわれる。
（発明の効果）
本発明のメモリ素子は、ＬＩＮ、ＬＯＵＴのデイジ−チ
ェーンを用いることにより、空いているメモリ素子が物
理的アドレス空間のどこにあっても、原則として一義的
に、−瞬にして見付けることができる。
ェーンを用いることにより、空いているメモリ素子が物
理的アドレス空間のどこにあっても、原則として一義的
に、−瞬にして見付けることができる。
また、空きメモリにデータを書き込む場合、書込み中に
どの物理アドレスに対して書込みが行われているのかを
知る信号を提供しているので、仮想アドレス空間にある
データを物理アドレス空間に初めてマツピングする際に
、空きページフレームを一瞬にして検索でき、しかも仮
想アドレス空間と物理アドレス空間のマツピングと、デ
ータ書込みを同時に行うことができる。
どの物理アドレスに対して書込みが行われているのかを
知る信号を提供しているので、仮想アドレス空間にある
データを物理アドレス空間に初めてマツピングする際に
、空きページフレームを一瞬にして検索でき、しかも仮
想アドレス空間と物理アドレス空間のマツピングと、デ
ータ書込みを同時に行うことができる。
またその結果、Ｏ８のオーバーヘッド（実行時問）の軽
減に役立つ。
減に役立つ。
第１図は本発明のメモリ素子の一実施例を表わす構成図
、第２図は本発明のメモリ素子の一使用例を表わす構成
図である。 ２・・・制御部、３・・・リンク部、４・・・接点、５
・・・ＬＩＮ、６・・・ＬＯＩＪＴ、８・・・内部カウ
ンタ、１０・・・記憶部。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 第１図 第２ Ｌｕｌｌ／り
、第２図は本発明のメモリ素子の一使用例を表わす構成
図である。 ２・・・制御部、３・・・リンク部、４・・・接点、５
・・・ＬＩＮ、６・・・ＬＯＩＪＴ、８・・・内部カウ
ンタ、１０・・・記憶部。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 第１図 第２ Ｌｕｌｌ／り
Claims (1)
- メモリ素子が使用中か未使用かを示すリンク部を備えた
メモリ素子であつて、このメモリ素子を複数個接続した
メモリにデータを書き込む際に、外部よりアドレス指定
を行わず、書込み中にメモリ素子側から書込みアドレス
信号を出力するようにしたことを特徴とするメモリ素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182143A JPH0229835A (ja) | 1988-07-20 | 1988-07-20 | メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182143A JPH0229835A (ja) | 1988-07-20 | 1988-07-20 | メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229835A true JPH0229835A (ja) | 1990-01-31 |
Family
ID=16113107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182143A Pending JPH0229835A (ja) | 1988-07-20 | 1988-07-20 | メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008143423A (ja) * | 2006-12-12 | 2008-06-26 | Daihatsu Motor Co Ltd | 車両用シート装置のヒンジカバー構造 |
-
1988
- 1988-07-20 JP JP63182143A patent/JPH0229835A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008143423A (ja) * | 2006-12-12 | 2008-06-26 | Daihatsu Motor Co Ltd | 車両用シート装置のヒンジカバー構造 |
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