JPH02224044A - プログラム記憶装置 - Google Patents
プログラム記憶装置Info
- Publication number
- JPH02224044A JPH02224044A JP63285011A JP28501188A JPH02224044A JP H02224044 A JPH02224044 A JP H02224044A JP 63285011 A JP63285011 A JP 63285011A JP 28501188 A JP28501188 A JP 28501188A JP H02224044 A JPH02224044 A JP H02224044A
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- JP
- Japan
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- program
- program storage
- error
- processing unit
- central processing
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラム記憶装置、特に低消費電力で、且つ
放射線などの外部要因に対して安定に動作を行なうプロ
グラム記憶装置に関する。
放射線などの外部要因に対して安定に動作を行なうプロ
グラム記憶装置に関する。
従来、この種のプログラム記憶装置には半導体素子によ
るROMまたはRAMが使用されている。、RAMを用
いたものではROMに較べて外部要因によるエラーやピ
ッ1−反転の頻度が高いために3、一般にはR,A M
の入出力部にエラー検出訂正回路を設けている。
るROMまたはRAMが使用されている。、RAMを用
いたものではROMに較べて外部要因によるエラーやピ
ッ1−反転の頻度が高いために3、一般にはR,A M
の入出力部にエラー検出訂正回路を設けている。
なおフ゛ログラム記憶装置と中央処理装置との間は、通
常アドレスバス、データバスおよびコントロールバスに
より接続されていて、中央処理装置がアドレスバスを介
してプログラム記憶装置のアドレスを指定し、このアド
レスのメモリエリアと中央処理装置との間をプログラム
またはデータが、コントロ・−ルバスにより指定される
読取りまたは書込みの指定に従って、データバスを介し
て転送される。
常アドレスバス、データバスおよびコントロールバスに
より接続されていて、中央処理装置がアドレスバスを介
してプログラム記憶装置のアドレスを指定し、このアド
レスのメモリエリアと中央処理装置との間をプログラム
またはデータが、コントロ・−ルバスにより指定される
読取りまたは書込みの指定に従って、データバスを介し
て転送される。
上述した従来のプログラム記憶装置は、R,OMを用い
たものは通常プログラムの書込み時に、゛高電圧あるい
は高電流を用いて記憶させているため外部要因によって
消去、あるいはビット反転を生ずるどか読取り誤りを発
生ずることが少なく極めて安定であるが、現在商用され
ているものは待機時にあっても大きな電力を消費すると
云う欠点がある。またRAMを用いたものは」−述のよ
うに、放射線照射等の外部要因によりビット誤りやビッ
ト反転を生ずる可能があり、誤り検出訂正回路を付加し
ているが、訂正の限界を越えた誤りが発生したときには
中央処理装置が正常゛に動作1.2なくなると云う問題
点がある。
たものは通常プログラムの書込み時に、゛高電圧あるい
は高電流を用いて記憶させているため外部要因によって
消去、あるいはビット反転を生ずるどか読取り誤りを発
生ずることが少なく極めて安定であるが、現在商用され
ているものは待機時にあっても大きな電力を消費すると
云う欠点がある。またRAMを用いたものは」−述のよ
うに、放射線照射等の外部要因によりビット誤りやビッ
ト反転を生ずる可能があり、誤り検出訂正回路を付加し
ているが、訂正の限界を越えた誤りが発生したときには
中央処理装置が正常゛に動作1.2なくなると云う問題
点がある。
本発明のプログラム記憶装置は、中央処理装置の処理実
行のためのプログラムを格納憚るプログラム記憶装置に
おいて、前記プログラムを格納するR A M回路と誤
り検出回路とを有してバスを介して前記中央処理装置に
接続される第1.のプログラム記憶部と、萌記ブ[7グ
ラムを格納するROM回路を有して前記バスを介して前
記中央処理装置に接続される第2のプログラム記憶部と
、前記誤り検出回路が誤りを検出していないときは前記
第2のプログラム記憶部への電源供給を切断しているス
イッチ回路とを有することにより構成される。
行のためのプログラムを格納憚るプログラム記憶装置に
おいて、前記プログラムを格納するR A M回路と誤
り検出回路とを有してバスを介して前記中央処理装置に
接続される第1.のプログラム記憶部と、萌記ブ[7グ
ラムを格納するROM回路を有して前記バスを介して前
記中央処理装置に接続される第2のプログラム記憶部と
、前記誤り検出回路が誤りを検出していないときは前記
第2のプログラム記憶部への電源供給を切断しているス
イッチ回路とを有することにより構成される。
次に、本発明の実施例について図面を参照しで説明する
4 第1図は本発明の一実施例のブロック図で、Aプログラ
ム記憶部1とBブログラノ、記憶部2とがそれぞれアト
lミスバス10.データバス]−1,およびコントロー
ルバス12を介して中央処理装置9に接続されている。
4 第1図は本発明の一実施例のブロック図で、Aプログラ
ム記憶部1とBブログラノ、記憶部2とがそれぞれアト
lミスバス10.データバス]−1,およびコントロー
ルバス12を介して中央処理装置9に接続されている。
Aプログラム記憶部1はプログラムを格納したR A
M回路6とデータの入出力部に設けたエラー検出回路5
とを有している。Bプログラム記憶部2はRAM回路6
に格納したプログラムと全く同じブログラノ\を格納し
たR、 OM回路7を有している。一方、エラ・−検出
回i?85にエラー検出信号線3が設けられ、電源線8
によるBプログラム記憶部2への電源供給の中間66″
設けられたスイッチ回路4の開閉を制御するようになっ
ている、なおAプログラム記憶部1には電源線8から常
時、電源が供給されるように構成されている。
M回路6とデータの入出力部に設けたエラー検出回路5
とを有している。Bプログラム記憶部2はRAM回路6
に格納したプログラムと全く同じブログラノ\を格納し
たR、 OM回路7を有している。一方、エラ・−検出
回i?85にエラー検出信号線3が設けられ、電源線8
によるBプログラム記憶部2への電源供給の中間66″
設けられたスイッチ回路4の開閉を制御するようになっ
ている、なおAプログラム記憶部1には電源線8から常
時、電源が供給されるように構成されている。
以」二の構成において、通常の動作時においてはスイッ
チ回路4は開放J工れ、Bプログラム記憶部2には電源
が供給されず電力消費ら全くなく待機している。即ち通
常の動作時は中央処理装置9はAプログラム記憶部1に
格納されたプログラムにアクセスして処理を実行してい
る。ところでエラー検出回R5でエラ・−が検出さノ]
、るとエラー検出回路5はエラー・が検出さh−t、′
:データをデータバス11に6.5送出ぜす、エラー検
出信号線3に、”nシー検出信号を送出する。そこでス
イッチ回路4が駆動され電源線8がBプログラム記憶部
2に接続され、このとき送出されているアドレスに従っ
てBプログラム記憶部2からプログラムが読出されて中
央処理装置9に転送される。またエラー・検出回路5に
おけるエラー検出信号が中央処理装置9にも与えられ、
中央処理装置9はBプログラム記・冷部2からデータが
出力されると、Aプログラム記憶部〕に書込み制御信号
を与えて、データバス11」ユのデータを先に指定した
アドレスに書込ませる。この後アドレスバス10のアド
レス指定が変わるとエラ・−検出信号線3のエラー検出
信号の送出が停止され、スイッチ回路4は復1)コして
B7’ログラム記憶部2の電源が断c h、定常状態に
復帰して中央処理装置9はAプログラム記憶部]にアク
セスするや 〔発明の効果〕 以上説明し7たように本発明は、プロゲラ11記悼装置
が電力消費の少ないRA Mと比較的電力消費の大ぎい
R,OMとの2系統により構成されていて、通常はRA
Mからプログラムが読出さり、でいるが、エラーが検
出されるとROMに電源を接続してエラーが検出された
と同じアドレスのプログラムを読出すと共に、誤りのな
いこのブログラノ、をFi、 A Mに書込み直し、再
びROMの電源を切断してRAMを使用してプログラム
の読出しを行なうので、常に正し7いプログラムを読取
ることができると共に、エラーの検出されない安定状態
では低電力で動作しているので、特に人工衛星、搭載用
の情報処理装置等においては電力消費が少なくて、高信
頼のプログラムを提供できる効果がある。
チ回路4は開放J工れ、Bプログラム記憶部2には電源
が供給されず電力消費ら全くなく待機している。即ち通
常の動作時は中央処理装置9はAプログラム記憶部1に
格納されたプログラムにアクセスして処理を実行してい
る。ところでエラー検出回R5でエラ・−が検出さノ]
、るとエラー検出回路5はエラー・が検出さh−t、′
:データをデータバス11に6.5送出ぜす、エラー検
出信号線3に、”nシー検出信号を送出する。そこでス
イッチ回路4が駆動され電源線8がBプログラム記憶部
2に接続され、このとき送出されているアドレスに従っ
てBプログラム記憶部2からプログラムが読出されて中
央処理装置9に転送される。またエラー・検出回路5に
おけるエラー検出信号が中央処理装置9にも与えられ、
中央処理装置9はBプログラム記・冷部2からデータが
出力されると、Aプログラム記憶部〕に書込み制御信号
を与えて、データバス11」ユのデータを先に指定した
アドレスに書込ませる。この後アドレスバス10のアド
レス指定が変わるとエラ・−検出信号線3のエラー検出
信号の送出が停止され、スイッチ回路4は復1)コして
B7’ログラム記憶部2の電源が断c h、定常状態に
復帰して中央処理装置9はAプログラム記憶部]にアク
セスするや 〔発明の効果〕 以上説明し7たように本発明は、プロゲラ11記悼装置
が電力消費の少ないRA Mと比較的電力消費の大ぎい
R,OMとの2系統により構成されていて、通常はRA
Mからプログラムが読出さり、でいるが、エラーが検
出されるとROMに電源を接続してエラーが検出された
と同じアドレスのプログラムを読出すと共に、誤りのな
いこのブログラノ、をFi、 A Mに書込み直し、再
びROMの電源を切断してRAMを使用してプログラム
の読出しを行なうので、常に正し7いプログラムを読取
ることができると共に、エラーの検出されない安定状態
では低電力で動作しているので、特に人工衛星、搭載用
の情報処理装置等においては電力消費が少なくて、高信
頼のプログラムを提供できる効果がある。
第1図は本発明の−・実施例のブロック図である。
1・・・Aプログラム記憶部、2・・・Bプログラム記
憶部、3・・・エラー検出信号線、4・・・スイッヂ回
路、5・・・エラー検出回路、6・・・RAM回路、7
・・・ROM回路、8・・・電源線、9・・・中央処理
装置。
憶部、3・・・エラー検出信号線、4・・・スイッヂ回
路、5・・・エラー検出回路、6・・・RAM回路、7
・・・ROM回路、8・・・電源線、9・・・中央処理
装置。
Claims (1)
- 中央処理装置の処理実行のためのプログラムを格納す
るプログラム記憶装置において、前記プログラムを格納
するRAM回路と誤り検出回路とを有してバスを介して
前記中央処理装置に接続される第1のプログラム記憶部
と、前記プログラムを格納するROM回路を有して前記
バスを介して前記中央処理装置に接続される第2のプロ
グラム記憶部と、前記誤り検出回路が誤りを検出してい
ないときは前記第2のプログラム記憶部への電源供給を
切断しているスイッチ回路とを有することを特徴とする
プログラム記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63285011A JPH02224044A (ja) | 1988-11-10 | 1988-11-10 | プログラム記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63285011A JPH02224044A (ja) | 1988-11-10 | 1988-11-10 | プログラム記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02224044A true JPH02224044A (ja) | 1990-09-06 |
Family
ID=17685995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63285011A Pending JPH02224044A (ja) | 1988-11-10 | 1988-11-10 | プログラム記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02224044A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100369014C (zh) * | 2004-06-01 | 2008-02-13 | 松下电器产业株式会社 | 具有内置电可重写非易失性存储器的微型计算机 |
JP2011053878A (ja) * | 2009-09-01 | 2011-03-17 | Fujitsu Ltd | ディスクへの書き込み位置の誤算出を検出するストレージ制御装置、ストレージシステム、及びアクセス方法。 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5868300A (ja) * | 1981-10-20 | 1983-04-23 | Toshiba Corp | 低消費電力メモリ回路 |
JPS6151254A (ja) * | 1984-08-20 | 1986-03-13 | Matsushita Electric Ind Co Ltd | 個別呼出番号メモリ−装置 |
JPS61125650A (ja) * | 1984-11-24 | 1986-06-13 | Matsushita Electric Works Ltd | 制御システム |
JPS6288044A (ja) * | 1985-10-14 | 1987-04-22 | Fujitsu Ltd | メモリ制御方式 |
-
1988
- 1988-11-10 JP JP63285011A patent/JPH02224044A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5868300A (ja) * | 1981-10-20 | 1983-04-23 | Toshiba Corp | 低消費電力メモリ回路 |
JPS6151254A (ja) * | 1984-08-20 | 1986-03-13 | Matsushita Electric Ind Co Ltd | 個別呼出番号メモリ−装置 |
JPS61125650A (ja) * | 1984-11-24 | 1986-06-13 | Matsushita Electric Works Ltd | 制御システム |
JPS6288044A (ja) * | 1985-10-14 | 1987-04-22 | Fujitsu Ltd | メモリ制御方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100369014C (zh) * | 2004-06-01 | 2008-02-13 | 松下电器产业株式会社 | 具有内置电可重写非易失性存储器的微型计算机 |
JP2011053878A (ja) * | 2009-09-01 | 2011-03-17 | Fujitsu Ltd | ディスクへの書き込み位置の誤算出を検出するストレージ制御装置、ストレージシステム、及びアクセス方法。 |
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