JPS61125650A - 制御システム - Google Patents
制御システムInfo
- Publication number
- JPS61125650A JPS61125650A JP59248407A JP24840784A JPS61125650A JP S61125650 A JPS61125650 A JP S61125650A JP 59248407 A JP59248407 A JP 59248407A JP 24840784 A JP24840784 A JP 24840784A JP S61125650 A JPS61125650 A JP S61125650A
- Authority
- JP
- Japan
- Prior art keywords
- eprom
- power
- ram
- power supply
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野１
本発明は、記憶手段としてＲＡ Ｍお上びＥＦＲＯＭ（
イレーザブル・プログラマブルＲＯＭ）を用いた制御シ
ステムに関するものである。
イレーザブル・プログラマブルＲＯＭ）を用いた制御シ
ステムに関するものである。
［背景技術１
一般にＥＰＲＯＭは、電源を切った状態でのデータ保持
時間は長いが、動作状態では長時１’Ｊｌ経過するとデ
ータが変わる現象が起こり、プログラムの暴走や誤動作
の原因となっていた６そのためシステムの信頼性を上げ
るためには、ＥＰＲＯＭを頻繁にリフレッシュするか、
マスクＲＯＭに切Ｉ）替える必要があった。
時間は長いが、動作状態では長時１’Ｊｌ経過するとデ
ータが変わる現象が起こり、プログラムの暴走や誤動作
の原因となっていた６そのためシステムの信頼性を上げ
るためには、ＥＰＲＯＭを頻繁にリフレッシュするか、
マスクＲＯＭに切Ｉ）替える必要があった。
［発明の目的］
本発明は上記の欠点に鑑みて為されたものであり、Ｅ
Ｐ ＲＯｋｉを用いた制御システムの信頼性を向上する
ことを目的とするものである。
Ｐ ＲＯｋｉを用いた制御システムの信頼性を向上する
ことを目的とするものである。
［発明の開示１
しかして本発明は、記憶手段として集積回路よりなるＲ
Ａ Ｍお上びＥ Ｆ ＲＯＭを備えた制御システムに
おいて、電源投入初期に自動的にＥＰＲＯＭ４の内容を
ＲＡＭ内の所定アドレスへ転送する手段と、転送完了後
Ｅ Ｐ ＲＯＭの電源をオフにする手段とを具備し′ζ
成ることをＷ徴とする制御システムを特定発明とし、記
憶手段として集積回路よりなるＲ Ａ ＭおよびＥＰＲ
ＯＭを備えた制御システムにおいて、電源投入初期に自
動的にＥＰＲＯＭの内容をＲＡＭ内の所定アドレスへ転
送する手段と、転送完了後Ｅ Ｐ ＲＯＭの電源をオフ
にする手段と、ＣＰＵによりＲＡ Ｍがアクセスされて
いない時に常時作動し、上記所定アドレスの内容を順次
読み出してエラーチェックを行なう手段と、エラーが検
出さｔｔｔこ時にＣＰＵを一時停止させ、Ｅ Ｐ ＲＯ
ｈｉの電源を再びオンにして、ｌＥＰＲＯＭの内容を上
記所定アドレスへ転送した後、ＥＰＲＯＭの電源をオフ
にする手段とを具備して成ることを特徴とする制御シス
テムを併合発明とするものであって、電源投入初期ある
いはエラー検！！ｉ！Ｊ時にのみＥＰＲＯＭの電源をオ
ンにしてＥＰＲＯＭの内容をＲＡＭにコピーし、プログ
ラムの実行はＥＰＲＯＭ内のプログラムを使用せずにＲ
ＡＭにコピーされたものを使用するようにして、常時は
Ｅ Ｐ ＲＯＭの電源を切っておくようにしたものであ
る。
Ａ Ｍお上びＥ Ｆ ＲＯＭを備えた制御システムに
おいて、電源投入初期に自動的にＥＰＲＯＭ４の内容を
ＲＡＭ内の所定アドレスへ転送する手段と、転送完了後
Ｅ Ｐ ＲＯＭの電源をオフにする手段とを具備し′ζ
成ることをＷ徴とする制御システムを特定発明とし、記
憶手段として集積回路よりなるＲ Ａ ＭおよびＥＰＲ
ＯＭを備えた制御システムにおいて、電源投入初期に自
動的にＥＰＲＯＭの内容をＲＡＭ内の所定アドレスへ転
送する手段と、転送完了後Ｅ Ｐ ＲＯＭの電源をオフ
にする手段と、ＣＰＵによりＲＡ Ｍがアクセスされて
いない時に常時作動し、上記所定アドレスの内容を順次
読み出してエラーチェックを行なう手段と、エラーが検
出さｔｔｔこ時にＣＰＵを一時停止させ、Ｅ Ｐ ＲＯ
ｈｉの電源を再びオンにして、ｌＥＰＲＯＭの内容を上
記所定アドレスへ転送した後、ＥＰＲＯＭの電源をオフ
にする手段とを具備して成ることを特徴とする制御シス
テムを併合発明とするものであって、電源投入初期ある
いはエラー検！！ｉ！Ｊ時にのみＥＰＲＯＭの電源をオ
ンにしてＥＰＲＯＭの内容をＲＡＭにコピーし、プログ
ラムの実行はＥＰＲＯＭ内のプログラムを使用せずにＲ
ＡＭにコピーされたものを使用するようにして、常時は
Ｅ Ｐ ＲＯＭの電源を切っておくようにしたものであ
る。
第１図は特定発明の一実施例を示したものである。図に
おいて、パワーオン検出回路１はパワーオンを検出して
パルス信号を出力する。このパワーオン検出信号はＲ３
７リツプ７０ツブ２をセットし、その出力Ｑをアクティ
ブにする。局部電源回路３は７リツプ７０ツブ２のＱ出
力によってオン状態となり、ＥＰＲＯＭ４およびコント
ロール回路５に電源を供給するものである。ＲＡＭ６に
はＣＰＵ側バ、７ア７とＥＰＲＯＭ１ｌｌバツフア８と
が並列−二接！＆されており、７リツプ７０ツブ２のＱ
出力に上ってバッファ８がイネイブルされると共にバッ
ファ７がインバータ９を介してディスエイプルされる。
おいて、パワーオン検出回路１はパワーオンを検出して
パルス信号を出力する。このパワーオン検出信号はＲ３
７リツプ７０ツブ２をセットし、その出力Ｑをアクティ
ブにする。局部電源回路３は７リツプ７０ツブ２のＱ出
力によってオン状態となり、ＥＰＲＯＭ４およびコント
ロール回路５に電源を供給するものである。ＲＡＭ６に
はＣＰＵ側バ、７ア７とＥＰＲＯＭ１ｌｌバツフア８と
が並列−二接！＆されており、７リツプ７０ツブ２のＱ
出力に上ってバッファ８がイネイブルされると共にバッ
ファ７がインバータ９を介してディスエイプルされる。
７リツプ７０ノブ出力はまたＣＰＵのリセット端子に接
続されている。
続されている。
コントロール回路５は送受信アドレスレノスタおよび転
送バイト数カウンタを内蔵しており、上記７リツプ７０
ツブ出力を受けてカウンタがカウントを開始し、ＲＡ
Ｍ ６への書込コマンドとＲＡＭ ＧおよびＥＰＲＯＭ
４のアドレスを順次出力して、ＥＰＲＯＭ４のデータを
ＲＡＭ６へ書き込んでいく。書き込みが完了すると、カ
ウンタからのオーバ７０−信号によって７１７７プ７０
ンプ２がリセットされ、７リソプ７０ツブ出力がノンア
クティブとなることによって、局部電源回路３が禁止さ
れ、Ｅ Ｐ ＲＯＭ ４およびコントロール回路５への
電源供給が遮断される。また７リツプ７０ツブ出力によ
ってＥ Ｐ ＲＯＭ仙１パ“ノン７８がディスエイプル
されると共に、ＣＰＵ側バッフ７７がイネイブルされ、
ＣＰＵはリセット状態を解除されて起動し、ＲＡ Ｍ
６に８き込まれたプログラムを読み出しながら処理を進
めていく。
送バイト数カウンタを内蔵しており、上記７リツプ７０
ツブ出力を受けてカウンタがカウントを開始し、ＲＡ
Ｍ ６への書込コマンドとＲＡＭ ＧおよびＥＰＲＯＭ
４のアドレスを順次出力して、ＥＰＲＯＭ４のデータを
ＲＡＭ６へ書き込んでいく。書き込みが完了すると、カ
ウンタからのオーバ７０−信号によって７１７７プ７０
ンプ２がリセットされ、７リソプ７０ツブ出力がノンア
クティブとなることによって、局部電源回路３が禁止さ
れ、Ｅ Ｐ ＲＯＭ ４およびコントロール回路５への
電源供給が遮断される。また７リツプ７０ツブ出力によ
ってＥ Ｐ ＲＯＭ仙１パ“ノン７８がディスエイプル
されると共に、ＣＰＵ側バッフ７７がイネイブルされ、
ＣＰＵはリセット状態を解除されて起動し、ＲＡ Ｍ
６に８き込まれたプログラムを読み出しながら処理を進
めていく。
本発明は上述のように、電源投入初期にのみ口ＦＲＯＭ
の電源をオンにして、Ｅ Ｐ ＲＯＭの内容をＲＡ Ｍ
にコピーし、プログラムの実行はＥＰＲＯＭに記憶され
ているプログラムを使用せずにＲＡＭＩこコピーされｔ
二ものを（重用するよう１こして、常時はＥＰＲＯＭの
電源を切っておくようにしたものであるから、ＥＰＲＯ
Ｍの信頼性を向上し得る上に、リフレッシエの頻度を減
らすことができるという利点がある。
の電源をオンにして、Ｅ Ｐ ＲＯＭの内容をＲＡ Ｍ
にコピーし、プログラムの実行はＥＰＲＯＭに記憶され
ているプログラムを使用せずにＲＡＭＩこコピーされｔ
二ものを（重用するよう１こして、常時はＥＰＲＯＭの
電源を切っておくようにしたものであるから、ＥＰＲＯ
Ｍの信頼性を向上し得る上に、リフレッシエの頻度を減
らすことができるという利点がある。
第２図は併合発明の実施例を示したもので、第１図の実
施例にエラーチェ・ンク回路１０を追加したちのである
。この場合は、コントロール回路５には一般の電源回路
から電源が供給され、局部電源回路３はＥＰＲＯＭ４に
のみ電源を供給して−）る。コマンド信号線のうちチッ
プセレクト信号線Ｃ８がフントロール回ｉ１＠５−二接
ａされると共１こ、インバータ１１およびオフ回路１２
を介してノく・ノ７ア７および８のイネイブル端子Ｅに
接続さＫている。ＣＰＵがＲＡＭ６をアクセスして−１
な〜）時には、このＯ８信号によりＥＰＲＯＭ側／＜
、７７ア８に切り替わると共に、コントロール回路５が
作動を開始し、Ｅ Ｐ ＲＯＮｉ ４からＲＡ Ｍ ６
にコピーされている所定アドレスのデータを順次読み出
してエラーチェック回路１０でパリティチェックあるい
はチェックサム計算を行なわせるための一連の制御を行
なう６エラーか検出されると、エラーチェック回路１０
からエラー信号が出力され、オア回路１３を介して７１
７ノブ７０ノブ２がセットされ、電源投入初期と同様に
して局部電源回路３をオンにしてＥＰＲＯＭ４からＲＡ
Ｍ６へのデータのコピーを行なう。この間ＣＰＵには７
リツプ７０ツブ出力に上ってＣＰＵホールド信号を加え
る。ＣＰＵをリセットするかホールドするかの判定は、
電源投入初期にはエラー信号がアクティブになっていな
いことを利用してアンド回路１４および１５とインバー
タ１６とで行なら。
施例にエラーチェ・ンク回路１０を追加したちのである
。この場合は、コントロール回路５には一般の電源回路
から電源が供給され、局部電源回路３はＥＰＲＯＭ４に
のみ電源を供給して−）る。コマンド信号線のうちチッ
プセレクト信号線Ｃ８がフントロール回ｉ１＠５−二接
ａされると共１こ、インバータ１１およびオフ回路１２
を介してノく・ノ７ア７および８のイネイブル端子Ｅに
接続さＫている。ＣＰＵがＲＡＭ６をアクセスして−１
な〜）時には、このＯ８信号によりＥＰＲＯＭ側／＜
、７７ア８に切り替わると共に、コントロール回路５が
作動を開始し、Ｅ Ｐ ＲＯＮｉ ４からＲＡ Ｍ ６
にコピーされている所定アドレスのデータを順次読み出
してエラーチェック回路１０でパリティチェックあるい
はチェックサム計算を行なわせるための一連の制御を行
なう６エラーか検出されると、エラーチェック回路１０
からエラー信号が出力され、オア回路１３を介して７１
７ノブ７０ノブ２がセットされ、電源投入初期と同様に
して局部電源回路３をオンにしてＥＰＲＯＭ４からＲＡ
Ｍ６へのデータのコピーを行なう。この間ＣＰＵには７
リツプ７０ツブ出力に上ってＣＰＵホールド信号を加え
る。ＣＰＵをリセットするかホールドするかの判定は、
電源投入初期にはエラー信号がアクティブになっていな
いことを利用してアンド回路１４および１５とインバー
タ１６とで行なら。
本発明は上述のように、ＲＡＭがＣＰＵによってアクセ
スされていない時に、コントロール回路を１乍動させて
ＲＡＭ内にコピーされているデータのエラーチェックを
行ない、エラーが検出された時には電源投入初期と同様
の方法でデータのコピーを行なうものであるから、雑音
の多い環境条件においてもＥ Ｐ ＲＯＭの代わりにＲ
ＡＭを使用して、常時はＥ Ｐ ＲＯＭの電源を遮断し
ておくことができ、第１図の場合と同様にシステムの信
頼性を向上することができるという利点がある。
スされていない時に、コントロール回路を１乍動させて
ＲＡＭ内にコピーされているデータのエラーチェックを
行ない、エラーが検出された時には電源投入初期と同様
の方法でデータのコピーを行なうものであるから、雑音
の多い環境条件においてもＥ Ｐ ＲＯＭの代わりにＲ
ＡＭを使用して、常時はＥ Ｐ ＲＯＭの電源を遮断し
ておくことができ、第１図の場合と同様にシステムの信
頼性を向上することができるという利点がある。
なお第２図の回路は、第１図の回路におけるフントロー
ル回路がＣＰＵの制御を受けずに作動し常時は使用され
ていないことを利用して、さらに環境条件の悪い場合の
信頼性を向上しｔこものであるが、雑音対策を要しない
場合には、フン）ＣＩ−小回路をソフトウェアで代用す
ることら可能である。
ル回路がＣＰＵの制御を受けずに作動し常時は使用され
ていないことを利用して、さらに環境条件の悪い場合の
信頼性を向上しｔこものであるが、雑音対策を要しない
場合には、フン）ＣＩ−小回路をソフトウェアで代用す
ることら可能である。
［発明の効果１
上述の上うに本発明は、電源投入初期あるいはエラー検
出時にＥＰＲＯＭの内容をＲＡＭにコピーし、プログラ
ムの実行はＲＡＭにコピーされたものを使用するように
して、常時はＥＰＲＯＭの電源を切っておくようにした
ものであるから、比較的信頼性の低いＥＰＲＯＭの不良
発生率を大巾に低減して制御システムの信頼性を向上し
得るという利点がある。
出時にＥＰＲＯＭの内容をＲＡＭにコピーし、プログラ
ムの実行はＲＡＭにコピーされたものを使用するように
して、常時はＥＰＲＯＭの電源を切っておくようにした
ものであるから、比較的信頼性の低いＥＰＲＯＭの不良
発生率を大巾に低減して制御システムの信頼性を向上し
得るという利点がある。
第１図は特定発明の一実施例を示すブロック回路図、第
２図は併合発明の一実施例を示すブロック回路図である
。 １はパワーオン険出回路、２はＲ３７リツプ７０ツブ、
３は局部電源回路、４はＥＰＲＯＭ、５はフントロール
回路、６はＲＡ Ｍ、７はＣＰＵＩＩバッファ、８はＥ
ＰＲＯＭ側バッファ、９はインバータ、ｌ （ｌはエラ
ーチェック回路、１１はインバータ、１２および１３は
オア回路、１４および１５はアンド回路、１６はインバ
ータ。
２図は併合発明の一実施例を示すブロック回路図である
。 １はパワーオン険出回路、２はＲ３７リツプ７０ツブ、
３は局部電源回路、４はＥＰＲＯＭ、５はフントロール
回路、６はＲＡ Ｍ、７はＣＰＵＩＩバッファ、８はＥ
ＰＲＯＭ側バッファ、９はインバータ、ｌ （ｌはエラ
ーチェック回路、１１はインバータ、１２および１３は
オア回路、１４および１５はアンド回路、１６はインバ
ータ。
Claims (2)
- （１）記憶手段として集積回路よりなるＲＡＭおよびＥ
ＰＲＯＭを備えた制御システムにおいて、電源投入初期
に自動的にＥＰＲＯＭの内容をＲＡＭ内の所定アドレス
へ転送する手段と、転送完了後ＥＰＲＯＭの電源をオフ
にする手段とを具備して成ることを特徴とする制御シス
テム。 - （２）記憶手段として集積回路よりなるＲＡＭおよびＥ
ＰＲＯＭを備えた制御システムにおいて、電源投入初期
に自動的にＥＰＲＯＭの内容をＲＡＭ内の所定アドレス
へ転送する手段と、転送完了後ＥＰＲＯＭの電源をオフ
にする手段と、ＣＰＵによりＲＡＭがアクセスされてい
ない時に常時作動し、上記所定アドレスの内容を順次読
み出してエラーチェックを行なう手段と、エラーが検出
された時にＣＰＵを一時停止させ、ＥＰＲＯＭの電源を
再びオンにして、ＥＰＲＯＭの内容を上記所定アドレス
へ転送した後、ＥＰＲＯＭの電源をオフにする手段とを
具備して成ることを特徴とする制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248407A JPS61125650A (ja) | 1984-11-24 | 1984-11-24 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248407A JPS61125650A (ja) | 1984-11-24 | 1984-11-24 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125650A true JPS61125650A (ja) | 1986-06-13 |
Family
ID=17177649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248407A Pending JPS61125650A (ja) | 1984-11-24 | 1984-11-24 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125650A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337430A (ja) * | 1986-08-01 | 1988-02-18 | Fuji Electric Co Ltd | ナノプログラムのロ−デイング方式 |
| JPH02224044A (ja) * | 1988-11-10 | 1990-09-06 | Nec Corp | プログラム記憶装置 |
| JP2003035585A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | ガス遮断装置 |
| JP2007025777A (ja) * | 2005-07-12 | 2007-02-01 | Oki Electric Ind Co Ltd | データ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置 |
-
1984
- 1984-11-24 JP JP59248407A patent/JPS61125650A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337430A (ja) * | 1986-08-01 | 1988-02-18 | Fuji Electric Co Ltd | ナノプログラムのロ−デイング方式 |
| JPH02224044A (ja) * | 1988-11-10 | 1990-09-06 | Nec Corp | プログラム記憶装置 |
| JP2003035585A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | ガス遮断装置 |
| JP2007025777A (ja) * | 2005-07-12 | 2007-02-01 | Oki Electric Ind Co Ltd | データ誤り検出・訂正方法及びデータ誤り検出・訂正機能付きメモリ装置 |
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